FPGA即现场可编程门阵列，它是在可编程阵列逻辑PAL，门阵列逻辑GAL，可编程逻辑器件PLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA 是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA采用高速CHMOS 工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。FPGA 以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。因此，FPGA 技术的应用前景非常广阔。
FPGA(Field Programmable Gate Array)is the further development product based on the PAL(Programmable Array Logic),GAL(Gate Array Logic),PLD(Programmable Logic Device).It is appeared as a semi-custom circuit in the area of ASIC(Application Specific Integrated Circuit).It not only resolves the lack of custom circuits and shortcomings of programmable devices to overcome the original gate a limited number too.FPGA can complete the any function of digital devices,from high-performance CPU to simple74series circuit,can be achieved by FPGA.FPGA is as a piece of white paper or a pile of building blocks,engineers can map the traditional input method of the principle,or hardware description language to design a digital system freely.Through software simulation,we can advance to verify the correctness of the design.After the completion of the PCB,FPGA can also be used to modify the online ability to modify the design at any time without having to change the hardware https://www.doczj.com/doc/542152948.html,ing FPGA to develop digital circuits,can significantly shorten the design time and reduce PCB space,improve system reliability.These advantages of PLD technology enables PLD to be rapid development after the90's the,but also greatly promotes the EDA(Electronic Design Automatic)software and hardware description language VHDL (Very-High-Speed Integrated Circuit Hardware Description)progress.With the same FPGA, different programming data,can produce different circuit functions.Therefore,FPGA's very flexible to use.Designers can use it in the office or laboratory needed for the design of application specific integrated circuit,thereby significantly reducing time to market,reduced development costs.In addition,FPGA also has static and dynamic re-programming features in the system reconfiguration,the hardware,as software can be programmed to modify the same. FPGA for its small size,low power consumption,high stability has been widely used in various types of electronic products design.Therefore,FPGA technology is very broad application prospects.
引言 (1)
1系统简介 (1)
1.1主要特点 (2)
1.2系统配置 (2)
2硬件电路设计及原理 (2)
2．1硬件电路整体结构 (2)
2．2设计电路模块及原理 (4)
2.2.1电源电路 (4)
2.2.2滤波电路设计 (6)
2.2.3下载编程电路和配置 (9)
2.2.4存储器件 (14)
2.2.5LED指示模块 (15)
2.2.6复位模块 (17)
2.2.7系统时钟模块 (17)
2.2.8接口模块 (19)
3工程设计 (20)
3.1Protel99功能简述 (20)
3.2电路原理图设计 (21)
3.3PCB板图的设计 (22)
3.3.1PCB元件布局 (22)
3.3.2PCB的布线 (24)
3.4电路板的生产制造 (27)
4电路元器件清单以及说明 (27)
5开发板的测试 (28)
附录 (29)
引言
现场可编程门阵列(FPGA，Field Programmable Gate Array)的出现是超大规模集成电路(VISI)技术和计算机辅助设计(CAD)技术发展的结果。FPGA器件集成度高、体积小，具有通过用户编程实现专门应用的的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的效果。利用FPGA可以大大缩短系统的研制周期，减少资金投入。更吸引人的是采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。FPGA器件成为研制开发的理想器件，特别适于产品的样机开发和小批量生产，因此人们也把FPGA称为可编程的ASIC。
可以断定FPGA在结构、密度、功能、速度和灵活性方面将得到进一步的发展。随着工艺和结构的改进，FPGA的集成度将进一步提高，性能将进一步完善，成本将逐渐下降，在现代电子系统设计中将起到越来越重要的作用。
本毕设采用Altera公司的Cyclone_II FPGA进行开发板设计。这里选用Altera公司Cyclone系列的EP2C8Q208CN器件。Cyclone II EP2C8Q208芯片，等效门数为42万门，其内部有90Kb的存储容量,6K个逻辑单元,2个PLL。Altera新款Cyclone II系列是基于获得极大成功的Cyclone系列之上推出的，具有更低的成本、更大的容量和更多特殊性能的特性。这个新的器件系列具有4,608至68,416个逻辑单元（LE），设计了一组优化的特性，其中包括多达150个嵌入18×18乘法器、专用外部存储器接口电路、4Kbit嵌入存储块、锁相环（PLL）和高速差分I/O能力。
设计出的开发板既能应用于学习FPGA技术，又能学习SOPC NIOS II技术。可以根据自己爱好和需要，选择何种学习功能。FPGA的所有I/O口全部引出来，均可用于扩展。用户可以根据自己的需要，设计实际电路，然后通过这些I/O口连接到FPGA上，完成所需功能。
1系统简介
基于FPGA可编程单芯片系统（SOPC）设计技术，是当前电子设计系统领域最前沿的技术之一。此次设计的FPGA开发板采用Altera公司的Cyclone_II系列的FPGA为核心的EDA实验平台，支持NIOS II,提供了SOPC解决方案。支持FPGA开发、NIOS开发，提供引脚扩展，开发板直接引出80个I/O引脚接口，预留PLL资源，支持扩展设计；核心板适合于产品原型的快速开发、参加各种电子设计大赛、学习FPGA和SOPC设计技术等，亦可用于系统设计前期快速评估设计方案。可以用Verilog和VHDL两种语言编程，实用性强。
这个FPGA开发板适合大多逻辑器件开发和IP Core的设计验证，电子、计算机、通信、控制等专业本科生，相关专业的技术工程师，对FPGA/NIOS系统设计及嵌入式系统开发有兴趣的研发人员使用。
1.1主要特点：
◆系统功能强大：采用Altera公司的Cyclone系列主流FPGA,支持NIOS II软核嵌入
式处理器
◆存储器件丰富：配有高速SDRAM以及FPGA配置存储器
◆I/O扩展能力强：引出80个I/O端口，都是独立的I/O不存在端口复用的问题，方
便用户测试和扩展应用
◆多电源供电：外部电源输入为5V，可以用DC5V开关电源供电，另外提供USB电源
插口，方便使用，直接使用一条USB打印线（方口线）即可工作
◆电源保护：采用二极管防止电源接反
◆电源稳压：为保持电源电压稳定，采用AMS1117系列稳压芯片
◆LED指示运行：NIOS开发板的左上角有四个LED，正常情况下LED应该闪烁，电源
指示灯闪亮。接上ASP，往配置芯片中下载程序，下载的时候ASP旁边的指示灯亮，成功下载后，灯灭
◆下载模式：支持JTAG和ASP两种模式下载调试
1.2系统配置
?FPAG芯片：Altera公司的Cyclone系列EP2C8Q208N,208个引脚，TQFP封装，它包含8256个逻辑宏单元、8745个触发器，16万个可编辑RAM/ROM存储单元，
182个用户I/O
?配置芯片：EPCS4(4M bit)Flash存储器
?SDRAM：K4S641632H64M bit（同步动态随机存取存储器）
?有源晶振：50MHz（50MHz外部时钟,FPGA内部PLL可做倍频、分频、移相处理）?电源芯片：1117—3.3V、1117—1.2V
?滤波电容：采用高成本的贴片铝电解电容
?下载调试接口：ASP、JTAG调试接口（具有AS、PS、JTAG三种配置方式）
?引出I/O数目：80个，都是独立的IO不存在端口复用的问题。
?5V电源输入，含有二极管防止反向输入保护
?4个独立LED及电源指示LED
?2个独立复位按键
2硬件电路设计及原理
2．1硬件电路整体结构
在做一项设计之前，我们首先要了解和确定的就是电路的总体结构。只有了解了电路的总体结构，我们才有设计的总体思路，才能根据电路的各个结构模块实现电路原理图的详细连接。本次毕业设计的开发板电路主要包括以下几个部分：下载电路、下载接
口JTAG、主芯片FPGA、5V 的电源电路、FLASH 存储器、复位按键、有源晶振、LED 接口和扩展接口。其电路结构框图如下：图（1）电路结构框图
2．1．1主芯片EP2C8Q208N
Altera Cyclone 系列FPGA 是A1tera 公司基于在Altera 大获成功的第一代Cyclone 器件系列基础之上从根本上针对低成本进行设计。Cyclone II 器件扩展了FPGA 在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone 器件系列的成功。Altera Cyclone II 采用全铜层、低K 值、1.2伏SRAM ，O．13μm 工艺设计，裸片尺寸被尽可能最小的优化。采用300毫米晶圆，以TSMC 成功的90nm 工艺技术为基础，Cyclone II 器件提供了4,608到68,416个逻辑单元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、专用外部存储器接口电路、4kbit 嵌入式存储器块、锁相环（PLL）和高速差分I/O 能力。逻辑容量比上一代多三倍。其中EP2C8Q208是Cyclone II 系列中的一员，共有8256逻辑单元，8745个触发器，16万个可编辑RAM/ROM 存储单元,2个PLLs，最多有182个用户I/O,36个9bitX9bit 可编辑的硬件乘法器，可以说这款FPGA 的资源非常丰富，足够满足大型设计的需要。
本设计选用Altera 公司的Cyclone 系列芯片，芯片型号为EP2C8Q208，因为该芯片是Altera 公司推出的低价格、高容量的FPGA，其以较低的价格、优良的特性及丰富的片上资源在实际应用中被广泛的采用，这些都是其他同类产品无法相比的。
EP2C8Q208芯片采用1.2V 内核电压，0．33μmSRAM 工艺，与其他同类产品相比具有以下特点：
(1)逻辑资源丰富，逻辑单元(LE)数量为8256个。
(2)有182个可用I/O 引脚，I/O 输出可以根据需要调整驱动能力，并具有压摆率控制、三态缓冲、总线保持等功能：整个器件的I/O 引脚分为四个区，每个区可以独立采用不同的输入电压，并可提供不同电压等级的I/O 输出。
(3)多电压接口，支持LVTTL，LVCMOS，LVDS 等I/O 标准。
FPGA
5V 电源
I/O 接口JTAG 接口FLASH 晶振LED 接口
按键
(4)灵活的时钟管理，片内配有2个锁相环(PLL)电路，有可调频率锁相环，可以提供输入时钟的1～32倍频或分频、156～417ps相移和可变占空比的时钟输出，输出时钟的特性可直接在开发软件Quartos II里设定。经锁相环输出的时钟信号既可以作为内部的全局时钟，也可以输出到片外供其它电路使用。
(5)内有SignalTap嵌入式逻辑分析器，极大地方便了设计者对芯片内部逻辑进行检查，而不需要将内部信号输出到I／O管脚上。
表1所示为Cyclone II FPGA系列的特性和能力
器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70
逻辑单元4,6088,25618,75233,21650,52868,416
M4K RAM块
263652105129250
(4k比特+512校验比特)
总比特数119,808165,888239,616483,840594,4321,152,000
嵌入式18x18乘法器1318263586150
PLLs224444
最多用户I/O管脚142182315475450622
差分通道5877132205193262
表（1）Cyclone II FPGA简介
2．2设计电路模块及原理
2．2．1电源电路
电源模块：支持USB和DC5V供电两种方式。并且在电源接入处对电源进行了滤波处理,降低骚扰电压的干扰。能提高电路的抗扰度，阻挡不干净电源对设备的影响，使电源更加安全可靠。具体电路如下：
图（2）电源提供电路
电源转换电路：FPGA芯片需要多个不同的供电电压，例如“核心”电压(0.9V至2.5V)、I/O电压(2.5V至 3.3V)以及另一专为辅助电路提供供电的低噪音、低纹波电压(典型2.5V或3.3V)。
本设计采用AMS1117系列芯片为电路提供稳定的电源。AMS1117是一系列工作在10mA负载电流下，最大输入电压为12V的低输出电压控制器。在本设计中用于为FPGA 提供1．2V和3．3V电源电压。电源部分采用1117-3.3将5V输入电压转化成3.3V作为I/O电压，采用1117-1.2v将3.3V电压转化成1.2V作为核电压以及PLL电压。采用二极管防止电源接反，具有电源保护功能。具体电路如图（3）所示：
图（3）电源转换电路
该电路将5V的电源电压从左端输入转化为3．3V从电路右端输出，采用的芯片是AMS1117—3.3，为电路中需要3.3V电源电压的部分提供电压。其中Du2是肖特基二极管，其正向导通压降仅0.4V左右，多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，用在这里可以保护电路，防止电源反接。电路中电容均为滤波之用，C45、C46、C49为高频滤波电容，C47为低频滤波电容。
接着将3.3V的电源电压从左端输入转化为1.2V从电路右端输出，采用的芯片是AMS1117—1.2，该电路同上边的电源部分原理基本相同该芯片输出电压可调，为电路中需要1.2V电源电压的部分提供电压。该电路同上边的部分原理基本相同。
电路的这两部分采用了AMS1117系列芯片（LDO线性稳压器），电路中接有滤波电容，使整个电路设计非常合理输出非常稳定，可以分别担负起为电路提供稳定的3．3V、1．2V电压的的作用，保障了电路的正常工作。
之所以选用AMS1117调压芯片,是因为两个都是LDO,即低压差线性调整器。LDO线性稳压器适用于降压变换，具体效果与输入/输出电压比有关。从基本原理来说，LDO 根据负载电阻的变化情况来调节自身的内电阻，从而保证稳压输出端的电压不变。其变换效率可以简单地看作输出与输入电压之比。如今很多厂商都有适合FPGA应用的低电
压、大电流LDO芯片。而且LDO芯片所占面积仅为几个平方毫米，只要求外接输入和输出电容即可工作。由于采用线性调节原理，LDO本质上没有输出纹波。不过随着LDO的输入/输出电压差别增大或者输出电流增加，LDO的发热比也会按比例增大，所以，对散热控制方面要求很高。但为了保证供电源电压稳定不变，几乎所有的电子设备都采用稳压器供电。AMS1117系列有1.2、1.5、1.8、2.5、3.3V和可调电压输出，最大输出电流均为5A，非常适合于大电流负载应用。
2.2.2滤波电路设计
电源滤波的作用就是减少电源干扰,而电源干扰可以分为两类:普通模式和共通模式。普通模式是两组输入电源线之间的杂讯,这种杂讯通常是在关机和开机时产生。而共通模式是指因为器材接地不良,又或是广播无线电及冰箱马达电磁、日光节能灯镇流器、洗衣机、风扇可控硅调速等引发的干扰！我们常在直流电源电路中加一RC电路来抑制纹波，电源滤波器的作用就是抑制交流电源上的干扰。本开发板也对电源和各个模块进行了滤波，减少传导干扰、辐射干扰，使电源和器件的工作更加安全稳定。
常用的滤波电路有无源滤波和有源滤波两大类。有源滤波的主要形式是有源RC滤波，也被称作电子滤波器。无源滤波的主要形式有电容滤波、电感滤波和复式滤波(包括倒L型、LC滤波、LCπ型滤波和RCπ型滤波等)。因为形状很象字母π，所以叫π型滤波器。它是利用电感、电容和电阻的组合设计构成的电路，可滤除某一次或多次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波（3、5、7）构成低阻抗旁路；无源滤波器又称LC滤波器，单调谐滤波器、双调谐滤波器、高通滤波器都属于无源滤波器。
在本设计中，DC电源、FPGA和存储器件等都采用电容滤波电路。并且采用高成本的铝电解贴片电容作为滤波电容。采用电容并联的形式，增强了滤波的性能和效果。使电路的稳定性更加可靠。其滤波电路如下图所示：
图（4）电容滤波处理电路
电容器是一个储存电能的仓库。在电路中，当有电压加到电容器两端的时候，便对电容器充电，把电能储存在电容器中；当外加电压失去（或降低）之后，电容器将把储存的电能再放出来。充电的时候，电容器两端的电压逐渐升高，直到接近充电电压；放
电的时候，电容器两端的电压逐渐降低，直到完全消失。电容器的容量越大，负载电阻值越大，充电和放电所需要的时间越长。这种电容带两端电压不能突变的特性，正好可以用来承担滤波的任务。
电容并联一大一小是由于电容的非电容特性引起的。一般见到的大容量的电解电容都是铝电解电容，是由卷曲结构构成的，所以引入了不小的电感，并和其他特性一起导致了在高频情况的电容容量急剧降低电容损耗急剧增大等不利情况的出现。小电容对高频滤波效果要好很多，一般陶瓷电容滤高频，电解电容滤低频。因此搭配使用会对电源质量和可靠性有很大提高。电容滤波电路利用电容的充、放电作用，使输出电压趋于平滑。
RLC为放电时间常数，因为RL较大，放电时间常数远大于充电时间常数，因此，滤波效果取决于放电时间常数。电容C愈大，负载电阻RL愈大，滤波后输出电压愈平滑，并且其平均值愈大。显然，电容量越大，滤波效果越好，输出波形越趋于平滑，输出电压也越高。但是，电容量达到一定值以后，再加大电容量对提高滤波效果已无明显作用。通常应根据负载电用和输出电说的大小选择最佳电容量。
而FPGA开发板的锁相环部分采用π型滤波电路处理，同时每路独立的PLL分别有电容滤波。其电路原理图如下：
图（5）锁相π型滤波电路
FPGA芯片EP2C8Q208提供8路时钟供用户使用，板载50M有源晶振，可以根据需要进行PLL（锁相环）定制，PLL用于振荡器中的反馈技术或者直接分频处理，其余7路供用户在外部时钟输入的时候使用。锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。由于相环用来统一整合时脉讯号,使内存能正确的存取资料。所以为了增加稳定
性，对时钟输入部分做了π型滤波处理，同时含有电阻缓冲。图（6）为对时钟输入部分进行π型滤波处理的原理图：
图（6）时钟π型滤波电路
如上分析，电源和PLL部分均是经过π型滤波处理的。把电容按在负载并联支路，把电感或电阻接在串联支路，可以组成复式滤波器，达到更佳的滤波效果口这种电路的形状很象字母π，所以叫π型滤波器。其中间利用电感对交流阻抗大而对直流用抗小的特点，可以用带铁芯的线圈做成滤波器。电磁滤波输出电压较低，相输出电压波动小，随负载变化也很小，适用于负载电流较大的场合。其滤波效能很高，几乎没有直流电压损失，适用于负载电流较大、要求纹波很小的场合。但是，这种滤波器由于电感体积和重量大（高频时可减小），比较笨重，成本也较高，一般情况下使用得不多。这种复式滤波器结构简单，能兼起降压、限流作用，滤波效能也较高，是最后用的一种滤波器。上述两种复式滤波器，由于接有电容，带负载能力都较差。但本设计中对滤波器的负载能力要求不是很严格。
π型滤波电路是根据电抗性元件对交、直流阻抗的不同，由电容C及电感L所组成的滤波电路。因为电容器C对直流开路，对交流阻抗小，所以C并联在负载两端。当流过电感的电流变化时，电感线圈中产生的感生电动势将阻止电流的变化。而电感器L对直流阻抗小，对交流阻抗大，因此L应与负载串联。并联的电容器C在输入电压升高时，给电容器充电，可把部分能量存储在电容器中。而当输入电压降低时，电容两端电压以指数规律放电，就可以把存储的能量释放出来。经过滤波电路向负载放电，负载上得到的输出电压就比较平滑，起到了平波作用。其中的电感滤波，当输入电压增高时，与负载串联的电感L中的电流增加，因此电感L将存储部分磁场能量，当电流减小时，又将能量释放出来，使负载电流变得平滑，因此，电感L也有平波作用。利用储能元件电感器L的电流不能突变的特点，在整流电路的负载回路中串联一个电感，使输出电流波形较为平滑。因为电感对直流的阻抗小，交流的阻抗大，因此本设计中选用π型滤波能够得到较好的滤波效果而直流损失小。
2.2.3下载编程电路和配置
下载编程电路：下载调试配置接口为JTAG和ASP，此外配置管脚通过插针引出，分别为在线编程和烧写EPCS1芯片用。下面图（7）给出他们的具体电路连接方式：
图（7）JTAG和ASP接口电路
JTAG是串行接口主要应用于：电路的边界扫描测试和可编程芯片的在系统编程。标准的JTAG接口是4线：TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。相关JTAG引脚的定义为：TCK为测试时钟输入；TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO 引脚从JTAG接口输出；TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式；TRST为测试复位，输入引脚，低电平有效；GND接地。
这里设计选用的JTAG接口最初是用来对芯片进行测试的,基本原理是在器件内部定义一个TAP通过专用JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。现在，JTAG 接口还常用于实现ISP在线编程，对FLASH等器件进行编程。JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程,从而大大加快工程进度。JTAG接口可对FPGA芯片内部的所有部件进行编程。
ASP即主动串行配置（AS）、被动串行（PS）。芯片EPCS1和EPCS4、EPCS16下载程序常用主动串行（AS）模式；Stratix和Stratix GX测试时采用被动串行（PS）模式。使用到的引脚主要配置引脚如下：
MSEL1、MSEL0：输入；接地。
nSTATUS：双向漏极开路；命令状态下器件的状态输出。加电后，FPGA立即驱动该引脚到低电位，然后在100ms内释放掉它，nSTATUS必须经过1.0k电阻上拉到Vcc，如果配置中发生错误，FPGA将其拉低。
nCONFIG：输入；配置控制输入。低电位使FPGA器件复位，在由低到高的跳变过程中启动配置。
CONF_DONE：双向漏极开路；状态输出。在配置期间，FPGA将其驱动为低。所有配置数据无误差接收后，FPGA将其置为三态，由于有上拉电阻，所以将变为高电平，表示配置成功。状态输入。输入高电位引导器件执行初始化过程并进入用户状态。CONF_DONE 必须经过1.0k电阻上拉到Vcc，而且可以将外电路驱动为低以延时FPGA初始化过程。
DCLK：输入；为外部数据源提供时钟。
nCE：输入；FPGA器件使能输入，nCE为低时使能配置过程，而且为单片配置时，nCE必须始终为低。
nCEO：输出（专用于多片器件）FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。
DATA0：输入；数据输入，在DATA0引脚上的一位配置数据。
在被动串行配置（PS）方式中，由ByteBlaster、FLEX下载电缆或微处理器产生一个由低到高的跳变送到nCONFIG引脚，然后微处理器或编程硬件将配置数据送到DATA0引脚，该数据锁存至CONF_DONE变为高电位，它是先将每字节的最低位LSB送到FLEX10K 器件。CONF_DONE变为高电位后，DCLK必须多余的10个周期来初始化该器件，器件的初始化是由下载电缆自动执行的
电路配置：
FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要实现的功能。
在用户模式下，当nCONFIG引脚持续低电平40μs时，FPGA将进入复位状态。复位时，FPGA采样MSEL引脚的电平值，以确定采用的配置方式；同时，nSTATUS和CONF_DONE 引脚由FPGA置为低电平，所有I/0引脚为三态且FPGA内部配置寄存器被清空。复位后，nCONFIG被外部上拉电阻拉高，进入配置阶段。
此时，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态。Cyclone 芯片通过将nCSO输出的信号置低来使能串行配置芯片，nCS0引脚连接配置芯片的片选段(nCS)，用串行时钟(DCLK)和串行数据输出(ASDO)引脚来发送操作指令，或将地址信号读到串行配置芯片中。接着配置芯片将数据送到串行数据输出(DATA)引脚，DATA引脚连接Cyclone芯片的DATA0输入脚。配置数据在DCLK时钟的上升沿载入FPGA。当接收完所有的配置位后(CRC校验无误)，Cyclone芯片悬空CONF_DONE引脚，该引脚由外部10kΩ电阻拉高；同时，停止驱动DCLK信号。当CONF_DONE到达一定的逻辑高电平后，初始化配置开始。
FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；而在被动模式下，FPGA则作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。
1.配置引脚：
FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I/O口使用。
专用的配置引脚有：配置模式脚M2、M1、M0；配置时钟CCLK；配置逻辑异步复位PROG，启动控制DONE及边界扫描TDI，TDO，TMS，TCK。非专用配置引脚有Din，D0：D7，CS，WRITE，BUSY，INIT。
在不同的配置模式下，配置时钟CCLK可由FPGA内部产生，也可以由外部控制电路提供。
2.FPGA的配置模式：
FPGA共有四种配置模式：从串模式(Slave Serial)，主串模式(MasterSerial)，从并模式(Slave Farallel/SelecMap)以及边界扫描模式(Boundary-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。不同的配置模式对应不同的M2、M1、M0，配置时钟的方向以及相应的数据位宽。
从另外一个方面，FPGA器件又可分三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列。如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。PS则由外部计算机或控制器控制配置过程。通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
3.Cyclone II JTAG和ASP配置下载
在电脑上写好程序.pof文件直接通过JTAG写到FPGA SRAM里，掉电丢失。只有把.pof写到串行配置器件上，板子上电后串行配置器件EPCS4将程序自动写到FPGA中才不会丢失。
JTAG是直接烧到FPGA里面的,由于是SRAM,所以断电后要重烧；AS是烧到FPGA的配置芯片里保存的，每次上电就写到FPGA里；pof文件可以通过As方式下载（保证byteblasterII/usb blaster连接正确）；sof文件（FPGA配置数据：是sof文件，将sof文件编程到Flash中，上电后FPGA可以从Flash中配置。sof文件是其他配置文件的基础，其他文件均可由sof文件转换得到。）或者转换的jic可以通过jtag方式下
载；这两种下载模式使用的接口外形是完全一样的，要注意区分。所以开发板要有下载调试（掉电丢失）以及下载程序到EPCS4中2个电路。
（1）ASP模式——下载程序到EPCS4，然后自动EPCS4到FPGA直接电脑——>EPCS4，板子上电后EPCS4——>FPGA（自动）。
实现电路：
图（8）ASP模式实现电路
AS,可对Altera的As串行配置芯片(EPCS系列)进行编程;PS,可对FPGA进行配置。FPGA的配置数据存储在内部SRAM单元中。由于SRAM掉电后数据会丢失，因此每次上电时必须重新将配置数据写入SRAM中。这个过程称为“FPGA的配置”。由此可见，FPGA 的配置信息是存储在FPGA内部RAM当中的。可知在主动串行模式下，FPGA将配置数据从EPGS中读取，然后存入内部RAM中。
ASP配置模式支持StratixII和Cyclone系列的FPGA，通过配置MSEL[1：O]为1：0，选择主动配置模式(除JTAG模式不受MSEL控制外，其他配置方式均由MSEL决定)。AS配置模式使用串行配置器件(EPCS1／EPCS4／EPCSl6／EPCS64)。在ASP配置过程中，StratixlI和Cyclone系列的FPGA是主设备，串行配置器件为从设备。在AS配置模式下，FPGA通过DATA0接收配置数据，配置数据和DCLK是同步的。每个时钟周期传输1位配置数据。通过控制nCONFIG、nSTATUS、CONF_DONE来表示配置过程。串行配置芯片在DCLK上升沿时锁存输入信号和控制信号，在下降沿时输出配置数据。Cyclone芯片在DCLK下降沿时输出控制信号，并锁存配置数据。
一般在做FPGA实验板的时候,用AS+JTAG方式,这样可以用JTAG方式调试,而最后程序已经调试无误了后,再用AS模式把程序烧到配置芯片里去,而且这样有一个明显的优点,就是在AS模式不能下载的时候,可以利用Quartus自带的工具生成JTAG模式下可以利用的jic文件来验证配置芯片是否已经损坏。
（2）JTAG模式——下载调试（掉电丢失）直接电脑——>FPGA
实现电路：
图（9）JTAG模式实现电路
JTAG配置方式是最常用的配置方式。JTAG接口是一个业界标准，主要用于芯片测试和配置等功能，使用IEEE Std1149．1联合边界扫描接口引脚。JTAG最初用于芯片功能的测试，其工作原理是在器件内部定义一个测试访问端口(Test Access Port，TAP)，通过专用的JTAG测试工具对内部节点进行测试和调试。TAP是一个通用的端口，外部控制器通过TAP可以访问芯片提供的所有数据寄存器和指令寄存器。现在JTAG接口还常用于芯片的在线配置，对PLD、Flash等器件进行配置。为了完成系统的调试，任何原型系统都支持JTAG配置方式，因而JTAG配置也就成为最广泛支持的配置方式。不同厂商和不同型号的绝大部分FPGA芯片都支持JTAG配置方式。在Altera公司的FPGA芯片中，JTAG配置方式比其他任何一种配置方式的优先级都高。JTAG允许多个器件通过JTAG 接口串联在一起，形成一个JTAG链，实现对各个器件分别测试和配置。
硬件连接配置：因为有2个JTAG口，1个是JTAG模式调试，1个ASP模式下载程序（FPGA中下载叫配置），所以要选用一条JTAG线或USB Blaster线。Altera器件的编程连接硬件包括：ByteBlaster并口下载电缆、ByteBlasterMV并口下载电缆、MasterBlaster串口／USB通信电缆、BitBlaster串口下载电缆。本设计采用了USB Blaste下载电缆。
USB Blaster下载电缆性能特点:
1．支持2.5V、3.3V和5.0V应用系统
2．支持SignalTap II嵌入式逻辑分析仪功能
3．支持ALTERA公司全系列器件
4．支持三种下载模式(AS、PS和JTAG)，具有Verify和Blank check功能！
5．支持与Nios II嵌入式软核处理器的通信和在系统调试
6．速度快:下载FPGA配置程序是ByteblasterII的6倍。在一些速度要求高的应用场合下仍可使用SignalTap II嵌入式逻辑分析仪进行实时分析。调试Nios II处理器时同样可以处理一些实时应用。
当使用ByteblasterII电缆调试SignalTap II嵌入式逻辑分析仪和Nios II嵌入式软核处理器时，如果数据交换的速率太快，都不可避免地出现死机。此时使用USB Blaster则可有效地避免死机现象发生。
7．使用方便:只有要USB口的计算机都能使用USB Blaster。不象ByteblasterII 那样要求计算机带有并口。目前许多笔记本电脑，甚至台式机都不再配备并口，此时ByteblasterII将无法使用。
JTAG模式接口定义：①TCK②GND③TDO④VCC⑤TMS⑥NC⑦NC⑧NC
⑨TDI⑩GND
ASP模式接口定义：①DCLK②GND③CONF_DONE④VCC⑤nCONFIG⑥nCE
⑦DATAOUT⑧nCS⑨ASDL⑩GND
2.2.4存储器件
SDRAM存储器：同步动态随机存取存储器选用K4S641632H其存储容量为64M bit。满足NIOS系统要求，通信引脚上采用了上拉电阻，保证可靠性，同时电源部分用电容做滤波处理。同步动态随机存取存储器，同步是指Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。这里用的SDRAM，管脚没有复用，也就是没有外部引出。
K4S641632H使用的是JEDEC标准的3.3V电源，LVTTL兼容多路复用地址。所有输入取样于系统时钟上升沿。突发读取单比特写操作。具有自动和自刷新功能，刷新周期为64ms。K4S641632H是67,108,864bits高数据速率同步动态随机存储器。K4S641632H 用三星的高性能CMOS技术制作。利同步时钟设计，让精确的周期控制系统时钟的I/O 的转换能在每个时钟周期内使用。它可用于一系列不同的工作频率，可编程的长度和可编程延迟允许相同的器件应用于不同的高带宽，高性能存储系统。
配置芯片：FPGA的ASP以及JTAG接口电路配置芯片EPCS采用Altera公司的EPCS4，容量达到4Mb，引脚较少，成本低，具有低功耗特性，低引脚数和非挥发
性记忆体，低电流在配置和接近零待机模式，支持3．3V低电压操作。采用8引脚小外形集成电路（SOIC）封装；允许Nios器件通过主动串口直接访问闪存界面，不用Flash；重新可编程擦除超过10万次；编程支持与ByteBlasterTM下载电缆；编程支持与Altera的编程单元（APU）和一般BP微系统的编程硬件与Cyclone FPGA完全兼容，是Cyclone的专用配置器件，可以用ByteblasterII在线改写,电压为3.3V，而且在SOPC中有与之对应的CFI_FLASH核，便于硬件电路的设计。
EPCS1和EPCS4封装一样，NIOS开发板上没有采用FLASH，因此对于EP2C8采用了EPCS4作为配置芯片，这样，程序可以存储在配置芯片中，节省了Flash。
下图是EPCS4的封装引脚图：
图（10）EPCS4引脚图
2.2.5LED指示模块
采用输出方式驱动LED，高电平点亮，低电平熄灭。，上电之后，NIOS开发板的左上角有四个LED，正常情况下LED应该闪烁。本设计用的四个发光二极管都是红色的。这四个发光二级管不仅仅能够指示电路板是否正常工作，而且能够用于程序的调试，来实现一些简单的功能。发光二极管的连接如图：
图（11）输出驱动LED
另外，电源也有一个指示发光二级管。拨动开关上电，电源指示灯闪亮。这样，可以更加简单明了的现实开发板是否加上电源或是否能够正常通电。在遇到问题时，就可以一目了然的看出是否是电源没有接好，而不用再拿万用表来测试
电源是否接入正常，可以去排查其他问题。用LED指示不仅美观，更为使用者提供的了很大的方便。
电源指示灯的连接如下图所示：
图（12）电源指示灯的连接
本开发板中一共有6个LED指示灯。上面已经介绍了5个。还有一个就是下载指示灯：JTAG和ASP模式下载程序的时候，这个灯会亮，下载结束，自动熄灭。按下按键R_CON，从新配置FPGA，相当于复位，按下之后，指示灯亮，从配置芯片中读取程序，成功读取之后，程序开始正常运行，LED熄灭。具体的原理图连接入下图所示：
图（13）下载指示灯的连接
三极管8550的基极夜复位按键与FPAG的CONF_DONE端口连接。当下载程序时，CONF_DONE为高电平，三极管Q1导通，D3发光。按下按键开关R_CON，CONF_DONE 接地,三极管Q1截止，D3没有电流经过。所以LED熄灭。
2.2.6复位模块
为配合NIOS开发，电路上设置了一个NIOS IDE下软件复位的引脚，下面就是一个简单的复位电路：
图（14）复位电路
为确保FPGA系统中电路稳定可靠工作，复位电路是必不可少的一部分，复位电路的第一功能是上电复位。一般FPGA电路正常工作需要供电电源为3.3±5%V，由于FPGA电路是时序数字电路，它需要稳定的时钟信号，因此在电源上电时，只有当VCC超过或低于一定的电压以及晶体振荡器稳定工作时，复位信号才被撤除，FPGA电路开始正常工作。
2.2.7系统时钟模块
EP2C8Q208提供8路时钟供用户使用，板载50M有源晶振，可以根据需要进行PLL定制，或者直接分频处理，其余7路引脚均引出供用户在外部时钟输入的时候使用。为了增加稳定性，对时钟输入部分做了π型滤波处理，同时含有电阻缓冲。此模块的电路如下：
图(15)时钟模块电路
FPGA开发板 FPGA开发板ALTERA FPGA是世界上十几家生产CPLD/FPGA的公司中最大的可编程逻辑器件供应商之一，生产的FPGA产品有：FLEX6000/8000/10K、APEX20K、ACEX1K、APEXⅡ、Mercury、Excalibur、Cyclone、Stratix、CycloneⅡ和StratixⅡ等系列。 Altera的FPGA器件采用钢铝布线的先进CMOS技术，具有非常低的功耗和相当高的速度，而且采用连续式互连结构，提供快速的、连续的信号延时。Altera器件密度从300门到400万门，能很容易地集成现有的各种逻辑器件，高集成度的FPGA提供更高的系统性能，更高的可靠性，更高的性能价格比。 Altera Cyclone系列FPGA是Altera公司2003年9月份推出的，基于1.5V，0.13μm 工艺，Cyclone 是一个性价比很高的FPGA系列。其中EP1C3T144是Cyclone系列中的一员，共有2910逻辑单元，59904RAM bits，1个PLLs，最多有104个用户I/O，可以说这款FPGA的资源非常丰富，足够满足大型设计的需要。 本公司因此特推出Cyclone EP1C3T144C8 FPGA开发板，该开发板功能强大，接口丰富，可做大型综合实验。 FPGA开发板硬件资源主要有：
1、Altera EP1C3T144C8 FPGA芯片 2、Altera 串行配置芯片EPCS1 3、DAC0832芯片 4、ADC0809芯片 5、液晶接口 6、TP3057PCM编解码芯片 7、八位高亮数码管 8、八位拨码开关 9、4×4阵列键盘 10、4个复位轻触按键 11、9个高亮发光二极管（红、绿、黄色各三灯） 12、双刀双掷继电器 13、异步通信串口（UART） 14、双有源晶振（24MHz和32.768MHz） 15、5V，3.3V，1.5V电源管理系统 FPGA开发板带以下DEMO程序： 1、FPGA实现流水灯实验 2、FPGA实现电子钟实验 3、FPGA实现串口发送实验 4、FPGA实现串口接收、点阵显示实验 5、FPGA实现矩阵键盘和点阵显示（实时扫描方式） 6、FPGA实现矩阵键盘和数码管显示（延时扫描方式） 7、FPGA实现AD转换、数码显示和拨码选择通道实验 8、FPGA实现DA转换，产生锯齿、三角、正弦波；拨码开关选择波形
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基于DE2-115开发板的FPGA入门设计实验 1、Lab1: 4位加法器、减法器的设计 1.1 摘要 在文件add_sub里面的工程文件operation_4.v为顶层文件，该顶层文件包含了三个子模块，分别为数码管显示模块，4位带进位的二进制加法器模块和4位带借位的二进制减法器模块，最后通过DE2-115开发板显示实验结果。 1.2 程序 1）add_4bits.v 加法器 module adder_4bits ( input clk, input rst_n, input [3:0] x, input [3:0] y, output reg [3:0] sum, output reg carry_out //溢出位 ); always@(posedge clk or negedge rst_n) begin if(!rst_n)
{carry_out, sum} <= 0; else {carry_out, sum} = x + y; end endmodule 2）substractor_4bits.v减法器module subtractor_4bits ( input clk, input rst_n, input [3:0] x, input [3:0] y, output r eg [3:0] sub, output r eg borrow_out ); always@(posedge clk or negedge rst_n) begin if(!rst_n) {borrow_out, sub} <= 0; else begin
if(x >= y) {borrow_out, sub} = {1'b0, x - y}; else {borrow_out, sub} = {1'b1, x - y}; end end endmodule 3)seg7_lut.v 数码管显示译码模块 module Seg7_lut ( input [3:0] iDIG, output r eg [6:0] oSEG ); always @(iDIG) begin case(iDIG) 4'h1: oSEG = 7'b1111001; // ---t---- 4'h2: oSEG = 7'b0100100; // | | 4'h3: oSEG = 7'b0110000; // lt rt 4'h4: oSEG = 7'b0011001; // | | 4'h5: oSEG = 7'b0010010; // ---m---- 4'h6: oSEG = 7'b0000010; // | |
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目 录 第一章综述 (1) EP1C12核心板资源介绍 (1) FPGA开发板资源介绍 (2) 第二章 系统模块功能介绍 (5) EP1C12核心板模块说明 EP1C12F324C8芯片说明 (7) NOR FLASH模块说明 (8) SRAM模块说明 (9) FPGA接口I/O说明 (10) 调试接口JTAG、AS说明 (11) 其它功能模块 (12) EP1C12核心板使用注意事项 (15) FPGA开发平台模块说明 液晶显示模块 (17) RTC实时时钟模块 (19) USB接口模块 (19) 音频CODEC接口模块 (20) EEPROM存储模块 (21) 数字温度传感器模块 (22) 其它功能模块 (23) FPGA开发平台使用注意事项 (24) 附表一 核心板载资源与FPGAEP1C12I/O接口对照表 (25) 附表二 EP1C12与开发板硬件资源I/O接口对照表 (30)
第一章综述 FPGA开发来台是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发系统由核心板EP1C12、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。 EP1C12核心板 EP1C12核心板为基于Altera Cyclone器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源： 1主芯片采用Altera Cyclone器件EP1C12F324C8 2EPCS4I8配置芯片 34个用户自定义按键 44个用户自定义LED 51个七段码LED 6标准AS编程接口和JTAG调试接口 750MHz高精度时钟源 8三个高密度扩展接口 9系统上电复位电路 10支持+5V直接输入，板上电源管理模块 系统主芯片采用324引脚、BGA封装的E1C12 FPGA，它拥有12060个LE，52个M4K 片上RAM（共计239616bits），2个高性能PLL以及多达249个用户自定义IO。同时，系统还可以根据用户不同的设计需求来更换其它不同系列的核心板，如： EP1C6、EP2C20、EP3C25等。所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。
1 12 23 34 45 56 67 78 8 D D C C B B A A 1 02 1/02/20101:34:44 PM NB3000_Top.SchDoc Project Title Size: Date:File:Revision:Sheet of Time:A2Sheet Title NB3000 Top Level Assy:81 NB3000AL - Altera D-820-0053 Altium Limited 3 Minna Close Belrose NSW 2085Australia PSU PSU.SchDoc SRAM SRA M1 SRAM_256Kx 16_TSOP44 STATUS_LED U SE R _STATUS_L E DS DB_LEDS_0603 SRAM1 SRAM2 MEM_COMMON DAU_RESET_SW BUZZER ONE_WIRE_DB_PB SW DIP USERIO EXT_A RS232 KEYBOARD MOUSE TFT_IO DB_PROGRAM STATUS_LED USER_LEDS RELAY I2C CODEC VGA ETH DBSD DBUSB PWM SPDIF DAC ADC RS485 MIDI DB_JTAG DB_CLOCKS DB_SPI ISP176X PROTOTYPE SPAREIO TFT_TSC FPGA _USE R FPGA.SCHDOC INT EXT V IDE O_OU T VGA_OUT.SCHDOC CON CON_VGA CON_VGA_DB15 HOST_JTAG LED1LED2 1WID DB_PROGRAM CLK_PLL FLASH_BOOT HOSTUSB SRAM RTC SD HOST_AUDIO DB_JTAG DB_CLOCKS FLASH_USER DB_SPI PB_A EXTSPI FLASH_GOLDEN DIAGCOMMS FPGA _HOST HOST_FPGA.SchDoc HOST_JTAG HOST_JTA G HOST_JTAG.SchDoc INT EXT R S232 RS232_HIN232 EXT INT KE Y BOA RD PC_PS2 RS232# KBD#MSE# RS232 KEYBOARD EXT INT MOUSE PC_PS2 DIPSW DB_RESET CON CON_DBU SB CON_MINI_USBB_RA_KME04-USBMU03A01-1 DBUSB DBUSB# CON CON_DBSD CON_SD_KSDC012551 DBSD EXT INT DBU SB_TX RX USB_CY7C68001-56LFC.SchDoc INT EXT E TH Ethernet_RTL8201CL.SchDoc ETH CLK_PLL CL K_PL L CLK_ICS307-02_PLL 1WID NB_ID 1WB_DS2502_ID CON CON_HOST_USB CON_MINI_USBB_RA_KME04-USBMU03A01-1 TFT_TSC TFT_TOUCH L CDTFT TSC_XPT2046.SchDoc TFT_TSC TFT_IO CON CON_MOU SE CON_PS2PORT_MINIDIN6F_BLACK INT CON PDA _SW ITCHE S SW_PB_SPNOx5_SMD INT TE ST_RE SE T SW_RESET_SPNO CON USERPOWER CON_IO CON_USER_20WBOXHDRRAMx 2 UIO BUZZER CODEC_AUD AUDIO SPK_L SPK_R HOST_AUDIO AIN AOUT_PBA A UDIO_A MP AUDIO_AMP_NB2C PB_AIN AUDIO SPK_L USER_LEDS CON U SE R _L E D LED_RGB_SMDx 8.SCHDOC USER_LEDS VGA# VGA SW SRAM SRA M2 SRAM_256Kx 16_TSOP44 RELAYS CON R E L AY RELAY_X4_IM03GR RELAY PWM CON PW M PWM_5.8A_30V_X4 PWM 1V21V82V53V35V0 PBPOW E R 1V21V82V53V35V0 I2C DIGITAL CODEC_AUD AIN A UDIO_CODE C Audio_Codec.SchDoc CODEC SPK_L SPK_R CON_SPE AKE R S CON_EXT_SPK SPK_R PB_AOUT PBIO LED1LED2 LED1_EXT LED2_EXT L E D_HOST LED_RGB_SMDx 2 SPDIF CON_SPDIF CON_SPDIF_INOUT_A SPDIF SPI CON DAC DAC_DAC084S085_SPI SPI CON A DC ADC_ADC084S021_SPI DAC ADC CON CON_E TH CON_ETHERNET_RJ45_LEDS ETH# TFT_IO TFT_TOUCH CON_L CDTFT CON_FFC40_LCDTFT.SCHDOC CON CON_RE L AY CON_RELAYx 4_KMRJIO3_5MM_12WAY CON CON_RS232 CON_RS232DCE_DB9_TH BOOT_FLASH MOUNTS Mounts.SchDoc INT EXT R S485 RS485_ISL8491 CON_PSU PWJACK+SWITCH.SchDoc HOST_USB HOSTUSB# EXT INT HOST_USB_TXR X USB_CY7C68001-56LFC.SchDoc VBATT CON_BA TT CON_BATT_COIN VBATT VBATT RTC R T CL OCK CLK_PCF2123_RTC HOST_RTC USERPOWER U SE R _POW E R USERPWR.SCHDOC CON CON_HOST_SD CON_SD_KSDC012551 RS485#CON CON_RS485 CON_RS485_RJ45 INT EXT MIDI INTE RFA CE MIDI_FULL CON CON_MIDI CON_MIDI_DIN5 MIDI# MIDI RS485HOST_AUDIO PBCTRL DB_PROGRAM HOST_JTAG HOST_ID HOST_CLK HOST_SRAM HOST_LED1 HOST_LED2 HOST_SD DB_SRAM1 DB_SRAM2 DB_MEM DB_STATUS ADC# RELAYS# PWM# DAC# UIO_PWR DB_JTAG DB_CLOCKS PB_SPI USER_FLASH DB_SPI EXT ONE_WIRE_DB_PB AIN I2C SPI AOUT CTRL PBPOWER CON_PE R IPHE R AL _BRD PBCON USER_LEDS SW_PDA SPARE_IO CON_L E DKBD CON_NB3000_LEDKB SERFLASH SYSBOOT FLASH_M25PX0_SPI_8Mbit GOLD_FLASH SERFLASH GOL DE N FLASH_M25PX0_SPI_8Mbit FLASH U SE R _FL A SH FLASHSPI_M25PX0 INT SW _DIP8_SM T SW_DIP8_SMT CON CON_KE YBOAR D CON_PS2PORT_MINIDIN6F_BLACK CON CON_USB1 CON_USBA_RA_UPRIGHT LEDS# ATE DIAGCOMMS A TE INTE R FACE CON_NB3000_ATE_INTF ISP176X PORT1 PORT2 PORT3 U SB_U SE RHOST USB_ISP1760 ATE VGA#SPDIF UIO ADC#DAC#AUDIO HOST_JTAG PWM RS232#RS485#KBD#MSE#MIDI# HOST_ID A TE INTE R FACE VGA#SPDIF UIO ADC# DAC# AUDIO HOST_JTAG PWM# RS232#RS485#KBD#MSE#MOUSE ISP176X PORT1 PORT2 PORT3 PROTOTYPE U SE R _PROTOTYPE _AR E A PROTOTYPE_A PROTOTYPE CON CON_AU DIO CON_AUDIO_AC99_NOMIC.SCHDOC DIAGCOMMS MIDI# HOST_ID SW# SPAREIO MEM COMM ON_ME M OR Y CommonMemory CON CON_ADC CON_ADCx 4_KMRJIO3_5MM_6WAY CON CON_DAC CON_DACx 4_KMRJIO3_5MM_6WAY CON CON_PW M CON_PWMx4_KMRJIO3_5MM_6WAY CON CON_USB2 CON_USBA_RA_UPRIGHT CON CON_USB3 CON_USBA_RA_UPRIGHT SRAM SRA M_HOST SRAM_256Kx 16_TSOP44 TFT_TOUCH INT U SB_CL K OSC_24MHZ.SchDoc HOST_USB.XTALIN HOST_USB.XTALOUT CMOSOUT XTALIN XTALOUT OSC DBUSB.XTALIN
基于FPGA开发板的数字钟设计初探 摘要：本文介绍了基于FPGA开发板的数字钟设计的基本构想，所提供的功能，基本的模块和控制逻 辑。 关键词: 模块，数字钟 1引言 VHDL结合FPGA可以方便地，可重复利用地实现各种设计，本文主要从原理上规划出设计一个数字钟需要的模块和功能逻辑，以便后期使用VHDL和FPGA实现。 2 设计原理 本文打算实现的数字钟向用户提供的功能包括：秒、分、时、日、月显示，闹钟设定，时间校准。鉴于所提供的功能，电路应当包括以下五大模块：控制模块，分频模块，闹钟模块，计时模块和显示模块。控制模块包括了输入部分，用户通过外部按钮选择数字钟工作模式和输入基准时间，闹钟时刻；分频模块主要是给需要的模块提供特定频率的时钟信号；闹钟模块的主要作用是接收并存储用户输入的闹钟时刻，比较当前时刻是否是用户所设定的闹钟时刻，进而决定是否启动闹钟提醒装置（蜂鸣器）；计时模块包括了秒、分、时、日，月计数模块，并提供给显示模块显示输出；显示模块包括数码管及驱动部分，蜂鸣器。 3 电路设计 控制模块主要是一个译码电路，控制系统所处的模式：正常计时显示，时间校准，设定闹钟。 计时模块通过六十进制、二十四进制、三十或三十一进制和十二进制的计数器实现计时。计时模式下利用分频器提供的基准时钟信号实现计时；时间校准模式下，用户输入按钮的脉冲作时钟信号。 分频模块是一个分频器，将系统提供的时钟分频到需要的频率。 闹钟模块在计时模式下利用比较电路检测当前时间，如果是闹钟时刻，则启动蜂鸣器；闹钟模式下，用户通过输入按钮脉冲设定闹钟，闹钟模块记录并存储。 显示模块在计时模式和时间校准模式下由计时模块控制显示，设定闹钟时由闹钟模块控制显示，方便用户设定闹钟，蜂鸣器由闹钟模块控制。
ETL-002 Altera Cyclone III 系列FPGA开发板简介 概述 ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。
单板描述 主芯片EP3C10提供了10320个逻辑单元（LE），46块SRAM（每块9K bits）, 23个18*18的乘法器。开发板自带USB供电电路：您只需将USB线插上您的USB端口，无需外接＋5V直流电源，开发板即可工作。开发板同时支持AS模式下载和JTAG模式下载。程序固化既可通过JTAG口也可直接对板上的FLASH进行编程。 丰富的外围接口可满足常用的外设的人机交互，我们还将剩下未用的40个用户I/O引脚全部引出，使得您可以通过这些信号对本开发板进行电路扩展。这些接口主要包括： PS2鼠标接口：可以将PS2鼠标的任何移动的信息反应在数码管上 PS2键盘接口：可以将PS2键盘上的任意按键以16进制的信息反应在数码管上 VGA显示器接口：可以将FPGA产生的信息反映在VGA显示器上。开发板自带了动态彩条显示的功能 双串口接口：可以与任何的串口设备相接。开发板自带的演示程序是将PC上的超级终端中输入的任何信息返回PC 4位数码管：可以实时显示任何的数字信息。开发板自带的演示程序实时地显示分钟和秒钟的信息。 4位LED灯：用于指示状态。开发板自带了跑马灯实验。 4位按键开关：可用于复位等作用。 4位拨码开关：可用于电路的选择作用
FPGA开发板实验指导书(2017) 第一章注意事项 工程未使用到的IO请设置为三态 所有程序请一定将未定义的引脚设为三态输入(As input tri-stated)，一定不能将未使用的引脚设置为输出(As outputs driving ground)，否则可能会造成核心板主芯片及存储芯片冲突损坏！或是造成其它意想不到的损坏！ 如何设置未使用的引脚为三态？ 答：Quartus--菜单Assignments--Device---Device and Pin Options---Unused Pins---Reserve all unused pins==改为As input tri-stated 每个例程下载前都养成习惯，先查下设置对不对，不对的话，改好，要重新编译一下。 如果程序下载进去，数码管、LED灯都乱亮了，那肯定是没设置好，请严格遵照上面的修改好，重新编译。 1.1JTAG及AS的插拔安全 开发板带有JTAG和AS下载接口，严禁带电拔抽JTAG及AS下载线！带电操作容易对FPGA芯片的内部配置部分电路造成致命损坏，损坏后是无法修复的！请牢记一条：插拔下载线时必须断电！平时建议大家使用JTAG下载插口，如图1.1所示，红色框的为JTAG下载口。AS插口在必要时再使用。 图1.1 下载接口JTAG和AS 1.2外接电源 开发板套装里面附带标准5V/2A电源一条，5V输入，内正外负。建议使用我们标配电源，如果使用其它电源，请您一定确认输出电压是否为5V，以免由于电压不同造成开发板损坏！ 核心板和接口板均设有5V电源插口，位置在PCB左上角。如图1.2所示：使用开发板时，只用随便接一个插口即可。不必要核心板和接口板都插电源。因为电源走线内部是相通的。 注意图1.2蓝白色那个按键就是全板电源总开关，按下后即可接通电源，这时底板与核心板左上角均有电源指示灯LED点亮。正常情况下：板载的流水灯程序就运行了。
泽屹电子 手把手教你学FPGA 设计思想篇 阿东团队编著
手把手教你学FPGA 设计思想篇
目录 写在前面...................................................................................................................................... - 4 - 1 什么是设计思想.................................................................................................................... - 6 - 2 概述........................................................................................................................................ - 6 - 3 代码简单化............................................................................................................................ - 6 - 4 注释层次化............................................................................................................................ - 7 - 5 交互界面清晰化.................................................................................................................... - 7 - 6 模块划分最优化.................................................................................................................... - 7 - 7 代码工具化............................................................................................................................ - 8 - 8 方案精细化............................................................................................................................ - 8 - 9 资源合理化............................................................................................................................ - 9 - 10 时序流水化.......................................................................................................................... - 9 - 11 资源优化方法.................................................................................................................... - 10 - 12 代码自检............................................................................................................................ - 10 - 13 通用电路BB化.................................................................................................................. - 10 -
目录 第一章综述 (1) 第二章系统模块 (2) 第三章软件的介绍 (11) 第四章USB 电缆的安装与使用 (28)
第一章综述 THSOPC-3型FPGA开发板是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发板，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。 一、实用范围： ●自主创新应用开发； ●单片机与FPGA联合开发； ●IC设计硬件仿真； ●科研项目硬件验证与开发； ●高速高档自主知识产权电子产品开发； ●毕业设计平台； ●研究生课题开发； ●电子设计竞赛培训； ●现代DSP开发应用； ●针对各类CPU IP核的片上系统开发； ●DSP Biulder系统设计。 二、硬件配置： THSOPC-3型FPGA开发板基于Altera Cyclone II 器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源： ●支持+5V 电源适配器直接输入或者USB接口供电，5V、3.3V、1.2V混合电压源； ●FPGACycloneII FPGA EP2C8，40万门，2个锁相环； ●isp单片机AT89S8253。isp单片机AT89S8253及开发编程工具，MCS51兼容，12KB isp可编程Flash ROM，2KB ispEEPROM，都是10万次烧写周期；2.7-5.5V工作电压；0-24MHz工作时钟；可编程看门狗；增强型SPI串口，9个中断源等。此单片机可与FPGA联合开发，十分符合实现当今电子设计竞赛项目的功能与指标实现； ●EPM3032 CPLD； ● 4 Mbits 的EPCS4 配置芯片； ●512KB高速SRAM； ●20MHz 高精度时钟源（可倍频到300MHz）； ● 4 个用户自定义按键； ●8 个用户自定义开关； ●8 个用户自定义LED； ● 2 个七段码LED； ●标准AS 编程接口和JTAG调试接口； ●两个标准2.54mm扩展接口，供用户自由扩展；
FPGA入门系列实验教程V1.0 前言 目前市场销售FPGA开发板的厂商很多，但大多只提供些简单的代码，没有详尽的文档和教程提供给初学者。经验表明，很多学生在学习FPGA设计技术的过程中，虽然刚开始学习热情很高，但真正坚持下来一直到“学会”的却寥寥无几，除了学生个人毅力的因素外，另外一个更主要的原因就是所选的开发板缺少配套的说明文档和手把手系列的入门教程。原本FPGA的学习门槛相对于单片机来说就高了不少，再加上缺少手把手系列教程资料，这就给初学者学习FPGA增添了更多的困难，很多初学者因为找不到入门的方法而渐渐失去了学习FPGA的兴趣和信心。 作者从接著到系统学习FPGA有两年多的时间了，学习FPGA的时间不长，期间因为没有专业的老师指导，自己摸索学习FPGA走了很多的弯路。有过问题迎刃而解的快乐,也有过苦苦寻求结果和答案的痛苦历程，回想起自己学习FPGA的历程，从开始的茫然，到后来的疯狂看书，购买开发板，在开发板上练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多。发觉学习FPGA只要选择正确的方法是有捷径可走的，有很多人学习FPGA很长时间，因为没有找到正确的方法还是停留在入门阶段。 针对现状，作者从初学者的角度出发，结合作者学习FPGA的经验和亲身体会，遵循“宁可啰嗦一点，也不放过细节”的原则编写了详尽的实验教程作为艾米电子工作室开发套件的配套教程使用，主要面向FPGA初学者。FPGA的学习只有通过大量的操作与实践才能很好并快速的掌握。为此本实验教程从点亮LED 灯写起，深入浅出，以图文并茂的方式由易到难地列举了很多实例，采用手把手、Step by Step的方式让初学者以最快的方式掌握FPGA技术的开发流程以及Quartus II软件的使用，从而激起初学者学习FPGA的兴趣。在教程中作者采用“授人以渔”的方式，努力做到不仅讲述怎样进行试验，而且分析为什么这样做，以便初学者深刻理解并快速掌握FPGA的学习方法。 FPGA技术是不断发展变化的，要掌握FPGA技术的精髓，需要设计者在实践中不懈地摸索与积累，逐步提高自己的设计水平，本实验教程试图对初学者起到快速入门的作用。但由于作者学习FPGA时间不长，水平有限，错漏和不严谨之处在所难免，欢迎大家批评指正
睿智FPGA助学板硬件详解 开发板套件硬件是保证实验学习的基础，这部分内容主要针对硬件部分做简单描述，可适当阅读或翻查，特别是涉及到硬件接口定义等信息时，了解这部分内容很有必要。同时，可与光盘附带的硬件原理图一并参考使用。 1.睿智FPGA助学板硬件 1.1 总体介绍 图1 助学板硬件实拍图
主硬件资源 1 .主芯片采用ALTERA公司最新四代FPGA CycloneIV系列EP4CE6E22C8N； 2 .板载EPCS4N/EPCS16大容量串行配置芯片，支持JTAG/AS模式； 3. 板载64MbitSDRAM,支持SOPC，NIOSII开发（很多价低的板不带SDRAM，无法支持NIOS SOPC开发） ； 4 .板载50MHz有源晶振，提供系统工作主时钟 ； 5 .采用1117-3.3V稳压芯片，提供3.3V电压输出 ； 6 .采用1117-1.2V稳压芯片，提供FPGA内核电压 ； 7 .采用1117-2.5V稳压芯片，提供PLL电压 ； 8 .精心的去耦设计，采用大量去耦电容； 9. 提供5V直流电源插座； 10. 提供方口USB接口电源插座； 11. 一个系统复位按键Reset，也可做为用户输入按键 ； 12. 自锁按键电源开关 ； 13. LED电源指示灯 ； 14. 精心设计分配的IO资源，所有IO引出,3个扩展接口，通用2.54mm间距，任由您自己扩展；
15．JTAG下载接口对应下载的文件是.SOF，速度快，平常学习推荐使用此接口 ； 16． AS下载接口对应下载的文件是.POF，速度较慢，需要固化程序时使用 。 丰富外设资源 1 .板载4个独立按键，可做按键控制，数字逻辑基础实验等 ； 2 .板载4位LED发光二极管，可做LED控制，数字逻辑基础实验等 ； 3. 板载4位数码管，频率计，秒表 ； 4. 板载4位拨码开关，可做开关控制等实验 ； 5 .设有1X20液晶屏排座，支持LCD1602，LCD12864，TFT液晶屏（不包括LCD，需另购） ； 6 .精密可调电阻，调节液晶背光； 7 .板载1路蜂鸣器，可做发声及音乐实验 ； 8 .PS2接口，可做PS/2键盘实验 ； 9 .板载全新原装进口温度传感器芯片LM75A，可以做温度计实验 ； 10 .RS232串口，可做串口通讯实验 ； 11 .VGA接口，可做显示器实验等 ； 12. I2C串行EEPROM AT24C08，做IIC总线实验 ；
谈谈如何利用FPGA开发板进行ASIC原型开发 ASIC设计在尺寸和复杂性上不断增加，现代FPGA的容量和性能的新进展意味着这些设计中的2/3能够使用单个FPGA进行建模。然而，这些设计中仍然保留有1/3(那就是说，所有ASIC设计中的1/9)要求一个基于多个FPGA的原型开发板。 在不太遥远的过去，对ASIC设计团队而言，在这类情况下主要的解决方案就是在内部建立他们自己的定制多个FPGA的原型开发板。然而，今天，使用现成的多个FPGA原型开发板例如，由Synplicity公司的原型开发伙伴生产的开发板与合适的设计工具相结合能够节省数周时间，否则的话将花费几个月的验证时间以及在NRE费用上花费数万美元。 本文首先讨论了ASIC验证能够采用的主要技术。接着，文章考虑了与使用一个现成的产品相比，建立一个定制的多个FPGA的原型开发板的优势和缺陷。最后，论文介绍了目前最先进的用于验证大型设计的分割和综合设计工具，其采用内部开发或现成的多个FPGA 的原型开发板。 可供选择的验证技术今天高端ASIC，例如那些在手机、通讯、图形子系统以及信号处理应用中使用的，经常包含多个CPU和DSP内核，其结合了硬件加速器、外围设备、接口和存储器管理内核。(由于这些讨论的目的，术语ASIC被假设包括了ASSP和SoC器件。)所以，为了满足芯片的市场需求，尽可能早的在设计阶段开发、端口、集成、调试和验证任何嵌入式软件的内容。 ASIC的RTL全功能验证其本身与任何嵌入式软件是ASIC设计过程中最耗费时间和最困难的部分之一。统计表明今天ASIC设计中的70%要求重制。除了费用极其昂贵之外，重制能够引起项目失去其市场空间，这将严重损害公司的声誉和金融底线。 对ASIC设计者开放的三个主要验证选择是仿真，模拟和FPGA原型开发。 *仿真：基于软件的仿真被广泛使用，但即使在一个真正的高端(并且，相对昂贵)的计算机平台运行时，其运行比实际的ASIC硬件慢六到十个数量级，这使得其成为一项极大花费时间并且效率极差的技术。为了提供整个系统的尺寸认识，软件仿真能够典型地达到仅仅几Hz相当的速度(那就是，设计的系统时钟相对真实时间每秒钟的几个周期)。实际上，
Cyclone V开发板 Altera 的Cyclone V 实现了业界最低的系统成本和功耗，其性能水平使得该器件系列成为突出您大批量应用优势的理想选择。与前几代产品相比，总功耗降低了40%，具有高效的逻辑集成功能，提供集成收发器型号以及具有基于ARM? 的硬核处理器系统(HPS) 的SoC FPGA 型号。Cyclone? V FPGA为业界提供系统成本最低、功耗最低的FPGA 解决方案，以及小尺寸封装选项。这些优点结合其性能和逻辑利用率特性，实现了能够突出您大批量应用优势的器件。内核 ARM+FPGA 架构中精度可调数字信号处理(DSP) 模块、多端口存储器控制器和多功能PCI Express Gen2 增强IP 等丰富的硬核知识产权(IP) 模块帮助您以更低的系统总成本和更短的设计时间完成更多的工作。作为一种可以马上使用的功能，这些硬核IP 模块简化了您的开发过程，进一步降低了功耗，在增强存储器控制器方面，相对于软核逻辑占用了更少的电路板空间。而且还节省了很多的逻辑资源，从而用于实现独特的功能，突出您的产品优势。 Cyclone V 收发器 低成本收发器各有不同。借助Altera Cyclone? V FPGA 系列的灵活性，您可以全面利用所有收发器资源，在体积更小、成本更低的器件中实现设计。Cyclone V FPGA 能够非常灵活的通过增强构建模块以尽可能低的功耗来实现独立协议和专用协议。
Cyclone V SoC FPGA使用宽带互联干线链接，Altera SoC 集成了基于ARM 的硬核处理器系统(HPS)，包括处理器、外设和存储器接口。Cyclone? V SoC 在一个基于ARM 的用户可定制芯片系统(SoC) 中集成了分立处理器、FPGA 和数字信号处理(DSP) 功能，帮助您降低了系统功耗、系统成本，减小了电路板面积，提高了系统性能。Altera FPGA 同时实现了硬核知识产权(IP) 的性能和低功耗特性以及可编程逻辑的灵活性。 功耗降低40% Altera 的Cyclone V FPGA 采用了28-nm 低功耗(LP) 工艺技术进行开发，为需要5G 收发器的应用提供了最低功耗解决方案。与前几代产品相比，Cyclone V FPGA 功耗降低了40%，均衡的降低了所有领域的功耗。 智明力强光电cyclone V核心板让您拥有稳定的开发平台、强大的技术支持，加快了研发进度，降低了研发风险。 产品特点 ?可在线远程升级，升级安全无忧； ?提供两种加密方式，设计安全无忧； ?军规检测保证，质量安全无忧； ?FPGA级双机热备，可靠性安全无忧； ?提供Open CL支持，满足并行加速需求； ?硬件成熟稳定，经过军方与工业客户验证
DSP6713-FPGA-USB2.0高速采集板 用户手册 (Ver2.21)
目录 1．产品简介 (3) １．１ 系统简介 (4) １．２ 系统资源 (4) １．３ 扩展接口 (5) １．４ 代码及实验项目 (5) １．５ 相关资料 (6) １．６ 相关配件 (6) １．７ 完好性快速检查 (7) 2．学习之前的准备工作 (8) ２．１ 硬件准备 (8) ２．２ 软件准备 (8) 3．软件安装及设置 (10) ３．１ 安装ＣＣＳ ２．２ ｆｏｒ Ｃ６０００ (10) ３．２ 安装仿真器驱动 (10) ３．３设置ＣＣＳ (10) 3.3.1 使用并口仿真器设置CCS (10) 3.3.2 使用USB接口仿真器设置CCS (16) ３．４ ＣＣＳ软件简介 (17) 3.4.1建立或打开一个PROJECT工程文件 (17) 3.4.2 CMD文件设置 (17) ４．硬件电路讲解 (18) ４．１ 供电电路 (18) ４．２ ＤＳＰ复位电路 (19) ４．３ 外扩ＳＤＲＡＭ电路 (20) ４．４ 外扩ＦＬＡＳＨ电路 (21) ４．５ ＤＳＰ标准ＪＴＡＧ调试接口 (22) ４．６ ＦＰＧＡ标准ＪＴＡＧ下载接口 (22) ４．８ ＦＰＧＡ配置电路 (23) ４．８ 扩展ＡＤ接口 (23) ４．９ 扩展ＦＰＧＡ通用ＩＯ接口 (24) ４．１０ 扩展ＤＳＰ控制信号接口 (24) ４．１１ ＵＳＢ部分固件电路 (25) ４．１２ ＵＳＢ部分串口调试电路 (25) ４．１３ ＵＳＢ部分扩展ＳＲＡＭ电路 (26) ４．１４ 数码管控制电路 (26) ５．软件实验讲解 (27) ５．１ 操作步骤 (27) ５．２ 烧写ＦＬＡＳＨ (33)