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SOC中几个常见的问题

SOC中几个常见的问题
SOC中几个常见的问题

SOC 芯片并行测试中几个值得关注的问题

王晔

(上海集成电路技术与产业促进中心, 上海201203)

摘要: 介绍了提高测试效率的SOC 芯片在片测试的两种并行测试方法, 结合上海集成电路

技术与产业促进中心的多个实际的SOC 芯片测试项目中所积累的成功经验, 针对

多工位测试和

多测试项目平行测试这两种并行测试方法, 主要阐述了在SOC 芯片的并行测试中

经常遇到的影

响测试系统和测试方法的问题, 提出了在SOC 芯片在片测试中的直流参数测试、功能测试、模

数/ 数模转换器(ADC/ DAC) 测试的影响因素和解决方案, 并对SOC 芯片在测试过程中经常遇到

的干扰因素进行分析, 尽可能保证SOC 芯片在片测试获得的各项性能参数精确、可靠。

关键词: 片上系统; 多工位并行测试; 多项目平行测试; 模数/ 数模转换器; 直流测试; 功能测试

中图分类号: TN307 文献标识码: A 文章编号: 1003 - 353X (2010) 12 - 1199 - 05

Some Focus Issues in SOC Chip Parallel Testing

Wang Ye

( Shanghai IC Technology & Industry Promotion Center , Shanghai 201203 , China) Abstract : Two parallel testing methods to greatly improve the efficiency of the SOC testing were

described. Integrated with the successful experiences of many SOC testing projects from the Shanghai IC

technology and industry promotion center , aiminng at these two test methods of

multi2sites testing and multi2

instances testing , the problems to frequently impact the test system and test methodology in the SOC parallel

test were mainly described. The impact factors and solutions for DC parametric testing , functional testing ,

ADC/ DAC testing of the SOC testing were put forword and the interfering factors to appear in the SOC testing

prdees were analysed for ensuring that the performance of the SOC testing accurate and reliable as much as

possible.

Key words : system on chip (SOC) ; multi2sites parallel testing ; multi2instances testing ; ADC/ DAC;

DC testing ; pattern testing

EEACC : 2570A

0 引言

SOC是近年来得到迅速发展的超大规模集成电路

主流技术。SOC 芯片具有面积小、功耗低、低成本、

高性能等特点, 现阶段已经广泛地应用于工业自动

化、仪器仪表、信息通信、军事装备等各领域[1] 。

随着应用需求的不断提升, SOC 芯片的复杂度

日益提高, 测试的难度和成本也在不断攀升。然

而, 迫于市场竞争的要求和预算压力, SOC 项目的

上市时间被压缩得越来越短, 预留给SOC 芯片的

测试时间和测试费用也被挤压到难以忍受的程

度[2 ] 。这就要求在SOC 芯片的测试技术上, 探索

更加实用、高效、稳定、精确的测试方法。芯片的

并行测试可以有效地缩短SOC 芯片的在片测试时

间, 提高测试效率。

1 SOC 芯片的并行测试技术

通常, 对SOC 芯片的测试主要是对直流参数、

交流参数、ADC/ DAC 静态参数、动态参数和功能

进行测试。直流参数一般包括静态电流、动态电

流、驱动能力、漏电流和接触电流等。交流参数主

要是对频率和时序关系等的测试。ADC/ DAC 静态

封装、测试与设备

Package , Test and Equipment

doi :1013969/ j1issn11003 - 353x120101121014

December 2010 Semiconductor Technology Vol135 No112 1199 参数及动态参数主要是对芯片中ADC/ DAC 模块的

静态参数及动态参数进行测试, 保证ADC/ DAC 模

块的分辨率、精度及稳定性。功能测试是验证该芯

片功能是否达到设计的要求, 一般根据设计工程师

的测试向量或功能波形图, 加入激励信号, 然后检

测输出端的数据是否正确[3 ] 。

对于SOC 芯片的测试, 除了上述基本的测试

项之外, 还包括对SOC 芯片集成的各个模块进行

测试, 比如存储器测试、射频测试、高速接口测试

等。随着集成电路工艺的不断进步, 越来越复杂的

功能被集成到单个芯片上, 且芯片面积越来越小,

测试的复杂度越来越高。

结合先进的自动测试仪器, 芯片的并行测试技

术可以有效地提高测试效率, 但同时也带来了一系

列需要解决的测试技术问题。依据自动测试设备和

SOC 芯片的功能, 芯片的并行测试主要采用多工位

并行测试方式进行, 在芯片内部还可以采用多测试

项平行测试方式进行。

111 多工位并行测试

多工位测试是许多IC 生产厂家用于大批量测

试的主要手段。随着IC 测试装备业的蓬勃发

展[4 - 5 ] , 如表1 所示, 近年来多工位并行测试技术在SOC 测试环境中得到了广泛应用, 多工位并行

测试的数量增加很快。上海集成电路技术与产业促进中心在以往多个实际的SOC 芯片测试项目中也

采用了多工位(4 工位) 并行测试方法。

表1 多工位并行测试技术的应用

Tab11 Multi2sites parallel testing techniques

年份项目类型工位数目并行效率

1999 Codec 4 89 %

2003 CD - P 8 96 %

2007 处理器16 98138 %

2008 DVDP 32 9615 %

2010 DRAM 64 9910 %

112 多测试项平行测试

随着先进的测试方法及技术的不断实现, 如图1

所示, 采用多时钟最优硬件调度技术、后台控制技术等, 使得在统筹整个SOC测试项目的过程中, 通过预置每个测试项的测试条件, 可在同一时间内实现对模拟电路、内存、数字电路、多种IP 核和高速串行总线等多个测试项的平行测试。使整个测试项目的效率得到大幅提升, 为产品上市赢得宝贵时间。

图1 SOC 多测试项平行测试的方案

Fig11 SOC parallel testing approaches

采用这种测试方案, 在SOC 的设计环节就需

要考虑多个测试项的同时执行, 在SOC 芯片内部

需要建立有效地隔离机制, 避免各部位互相干扰。

另外需要考虑因平行测试所引发的有可能对电源负载能力、地电流回流路径等造成电磁干扰( EMI)

等多种新生的负面影响。这些因素都是在实际的SOC 可测试设计中需要重点关注的内容[6 ] 。

2 SOC 芯片并行测试中需要关注的问题

211 直流参数测试

对芯片的直流参数一般会选用测试系统的参数

测量单元(PMU) 或数字电源供给单元(DPS) 进

行测试, 采用施压测流或者施流测压的方式, 并且“PMU”或“DPS”的量程必须选择正确, 尽量选用接近最大值的量程。对某些精度要求比较高的参数, 必须采用测试系统提供的高精度“PMU”进行测量, 这样测试的数据精度才能够得到保证。而芯

片某些直流参数测试需要结合功能测试一起测, 通

过设计好的向量预先把芯片设置为某种状态, 然后

使芯片工作状态维持在当前状态不变以便于测试。通过读出的测量值的大小是否在合格范围内来判断芯片该项测试是否失效。

在调试过程中, 可能会遇到各种各样的情况,

经常会碰到的就是测试不稳定。这时就要根据芯片的相关资料进行分析与试验: 比如尝试在上电时预置某些管脚的状态, 然后再进行测试; 尝试停在向量不同的位置去测量, 即改变测试时的芯片状态;

把时钟频率下降一半进行测试; 在测量之前断开所有与被测管脚连接的相关资源, 只连接“PMU”进行测试等。

212 功能测试

功能测试一般是根据芯片逻辑功能要求生成向

王晔: SOC 芯片并行测试中几个值得关注的问题1200 半导体技术第35 卷第12 期2010 年12 月量的测试。在一个项目的功能测试中, 首先需要明确以下几点要求: 第一, 功能测试时电源以及各管脚的电压; 第二, 测试时向量的周期频率; 第三,

测试时输入信号是否符合测试规范中的时序要求。对于时钟的施加方式, 可以用示波器观察芯片是否已经有正常的时钟波形, 同时需要正确地选择采样点和动态负载。

在功能测试中, 有些向量可能对外部条件的影

响非常敏感, 有时会发生在某种特定条件下测试结果发生变化的情况, 比如同一个功能测试向量循环测试100 次会有某一次不通过。当这种情况发生时, 需要根据该向量具体的测试设计思想来进行分析其对测试条件敏感的原因。另外, 从硬件上来考虑, 每一次测试信号的路径总是从测试系统通过电缆到测试头, 再通过测试头到测试夹具(如探针

卡、插座等) , 然后通过测试夹具到被测芯片的压点, 并按原路径返回。在生产测试中, 应当尽量保证对每一片圆片测试的硬件状态一致, 尤其是探针的状况、探针触点的压力、测试机弹簧针与探针卡的接触状况等。

213 ADC/ DAC 静态参数测试

以内嵌的一个10 位的ADC 测试为例, 共输出

1 024 级数字码, 其中最低有效位(LSB ) 为

5 V/ 1 024 , 在每一级上分8 个采样点, 共8 192个点, 阶梯电压每级为5 V/ 8 192。此外, 在零点和

满量程点均向外扩展40 个采样点。示意图如图2

所示。

图2 ADC 模块示意图

Fig12 ADC block diagram

根据设计要求, 对ADC 静态参数偏置误差

(offset error) 、增益误差(gain error) 、微分非线性

(DNL) 、积分非线性( INL) 、遗漏码(missing code)

等参数进行测试, 采用直方图测试方法进行测试。

在ADC 模块的测试中, 首先要把握的就是测

试芯片与测试机连接(DIB) 。在混合信号测试中,

设计DIB 时要将模拟电路和数字电路分开布局, 以

减小数字器件的噪声对模拟电路的影响; 应尽量增

大电源线和地线的宽度, 或采用电源平面与地平

面; 在芯片电源和地之间接入滤波、去耦电容, 注

意电容的引线不能过长; 对关键信号要采用屏蔽

线, 以避免其他信号的干扰; 为减小信号线上的分

布电阻、电容和电感, 应尽量缩短导线长度和增大

导线之间的距离; 模拟电路的接地层, 也要和数字

电路的接地层分开, 最后通过磁珠或者电感连接起

来。这样测试出来的效果才会比较好。

其次, 为了保证测试的准确性, 可采用了精确

参数测量单元去量取传输到芯片模拟源输入管脚的

电压, 如图3 所示, 然后把量取的数据存入数组,

根据这些数据对模拟输入的每个点进行补偿, 使实

际输入更加准确。

图3 精确参数测量单元(PMU) 测量补偿示意图

Fig13 Schematic diagram for PMU measurement and compensation

量取到的实际值用以计算与理论值的差值

(δ) , 以修正输入电压的误差。实际测得的输入电

压值的波形及其与理论值误差(δ) 的局部波形放

大见图4 和图5。通过修正任意波形发生器输入信

号的误差, 可大幅度提高ADC 测试结果的准确性

和有效性。

图4 输入电压修正前的实际值

Fig14 Actual value of the input voltage before revision

王晔: SOC 芯片并行测试中几个值得关注的问题

December 2010 Semiconductor Technology Vol135 No112 1201 图5 实际值与理论值的误差(δ)

Fig15 Error of the actual value and expected value

214 SOC 测试过程中经常碰到的干扰因素

21411 SOC 芯片工作频率对ADC/ DAC 静态参数的

影响

在SOC 测试项目中, 测试机的模拟输出口

(Source Channel) 给芯片的ADC 模块模拟信号, 测

试机的数字捕获通道(Capture Channel) 将ADC 模

块的实际输出存入存储器后由后台数字信号处理器(DSP) 进行运算得到结果。在实际测试时, 模拟

输出口和数字捕获通道使用相同的频率f , 此频率

由f = 1/ ( K·t ) 得到, t 为时间常数。当增大f

时, 由于频率变快后数字信号部分的影响加大使得

地电平会发生微弱的变化并影响最终的测试

结果, 由图6 ( a ) 和图6 ( b ) 可以看出当频率增

(a) 频率与ADC 测试值N0 的关系图

(b) 频率与ADC 测试值N1023的关系图

图6 频率与ADC 测试值的关系图

Fig16 Relation of frequency and ADC test value

加( K 减小) 时, 地电平被抬高, ADC 的第一位

码( N0) 和第1 024位码( N1023) 出现的时间点都

会整体向后移。

21412 需考虑探针接触阻抗

SOC 的芯片测试, 必须考虑探针的接触阻抗问

题。这种由探针接触电阻的变化带来的干扰对于一

些比较敏感的参数或者精度要求较高的参数将是致

命的, 而且是必须克服的。

在实际生产测试中, 探针会不断地被氧化、污

染和老化, 探针的接触电阻在很大程度上取决于探

针的材料与形状、压点的材料、触点的压力, 以及

探针的磨损和污染的状况等[7 ] 。

为了保证测试的准确性和一致性, 需要在每次

测试时施加到压点上的电压、电流等参数准确一

致, 也就是说需要保证探针接触电阻的变化越小越

好。本次研究开发了一种既经济又简单的方法, 可

以在线测试的同时测得探针的实时接触电阻, 以减

小接触电阻或者消除接触电阻的影响, 将所期望的

信号准确的施加到被测芯片的各个压点上。

图7 探针接触阻抗测量示意图

Fig17 Diagram of the probe contact impedance measurement 通过采用在晶圆测试时借助开尔文(kelvin) [8 ]

连接方式(或称四线测试方法) 来对探针的接触电

阻进行实时测量。所谓开尔文连接方式, 即对于每

个压点都有两条通路, 一条为施加( Force) 线,

一条为接收(Sense) 线, 其中接收线是一条高阻

线, 可以认为其可通过的电流极小, 近似为零。两

条通路严格分开, 构成两个独立回路。具体实施

时, 只要在原来的基础上多加一根探针与接收线相

连接作为测量用, 如图7 所示, 让电流从另外一根

与施加线相连接的探针上流过, 用施加端施加电压

与接收端测试出来的电压值之差除以通过与施加线

相连接的探针的电流值, 就近似得到了该探针的接

触阻抗大小, 并且利用该方法可以在压点上获得准

王晔: SOC 芯片并行测试中几个值得关注的问题1202 半导体技术第35 卷第12 期2010 年12 月

确的期望施加电压, 保证测试的准确性。实际100

次探针时测得不同的探针接触阻抗, 采用测试获得

的数据用Excel 处理后做出的统计图如图8 所示,

通过在测试敏感参数时补偿接触电阻, 可提高测试

过程中的稳定性。

图8 在线测量探针接触阻抗( Z) 数据图

Fig18 Measurement data of the actual contact impedance 21413 多工位测试的一致性和独立性

在多工位测试中, 需要考虑各个工位的一致性

和独立性。在本测试方案中采用了4 个工位的电源

独立, 并用0 Ω电阻连接的方式, 在硬件设计上,

务必做到4 个工位完全一致, 并在实际测试中验证

该一致性, 即用4 个工位对同一颗芯片进行测试,

要求测试结果的差异控制在1 %以内。另外, 在调

试中如果其中某一个工位测试有问题, 可以考虑换

一个工位来测试这颗芯片, 对比测试结果进行判

断, 或者通过几个工位互换外围器件来判断是否是

外围器件发生老化等。

215 测试数据分析

在测试中最终会得到大量的测试数据, 首先要

保证所有的测试结果都在测试规范要求的合格范围

之内, 其次要保证数据的稳定性和一致性等。通常

采用以下一些项目来进行数据分析: 通过对一颗芯

片循环测试几百次来验证测试的稳定性; 用不同的

工位来对同一颗芯片进行测试来保证测试的一致

性; 用特征码进行功能验证, 以检测芯片功能是否

达到设计要求; 其他还有开路测试、电源电平噪声

验证等。

3 结语

面对SOC 芯片实际生产测试中高效测试问题

的挑战, 合理采用测试设备和仪器建立SOC 芯片

的在片测试系统, 参考电路设计中提供的可测性设

计, 设计科学的测试方法, 对SOC 芯片的内部单

元或整体电路进行并行测试, 可以有效地提高电路

的测试能力, 降低测试成本[9 ] 。

通过大量研究与试验, 解决测试中存在的各种问

题, 逐步探索形成了一套适用于生产环境的可靠而有

效的并行测试技术, 并在多个实际的SOC 测试项目中

应用, 可推广应用到SOC产品的芯片测试。

参考文献:

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(收稿日期:2010 - 09 - 20)

作者简介:

王晔(1974 —) ,男,上海人,硕士,上海集成

电路技术与产业促进中心主任,中国半导体行

业协会集成电路设计分会副理事长,上海集成

电路行业协会副理事长。

王晔: SOC 芯片并行测试中几个值得关注的问题

December 2010 Semiconductor Technology Vol135 No112 1203

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