1 绪论
1.1 EDA技术的发展
人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计黄精，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。未来的EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷版设计及开发操作平台的扩展等方面取得新的突破，向着功能强大、简单易学、使用方便的方向发展。
1.2 EDA技术的设计优势
传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。
1.3 智能抢答器的市场现状
智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。
智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中，它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号码。现在大多数智能抢答器都是由单片机或数字集成电路构成的，并且新增了许多功能，如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能。
2方案设计与论证
2.1抢答器系统设计要求
一般来说，设计一台智能抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、数显、报警等功能，具体设计要求如下：（1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始。
（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。
（3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人可以按复位键，开始新一轮的抢答。
（4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，本抢答时间设定为99秒。当主持人启动开始键后，要求计时器采用倒计时，同时倒计时到0秒时扬声器会发出声响提示。
（5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据抢答结果由数码管显示选手的组别，并一直保持到主持人将系统清零为止。
2.2 方案论证与选择
2.2.1 方案一
我们的第一种方案是考虑用“单片机”来实现其功能。在芯片选型方面可以考虑选择手头就有的STC89C52单片机作为控制器。STC89C52单片机的优点在于其价格便宜，购买方便；我们组员均有C语言基础，可使用C语言编程，移植性较好。缺点在于其系统设计方法为传统设计方法，相对落后；芯片引脚数量仅有40个，容量小，通用IO口少，不适合本设计规模，处理速度慢；个别组员没有该芯片的使用经验，预计
团队之间交流思想不太方便。
2.2.2 方案二
本项目也可以用EDA技术来实现其功能。在芯片选型方面可以考虑选择CPLD芯片作为微控制器。EDA自顶向下的设计方法比较先进；实验室有齐全的开发套件；组员们均系统学习过EDA基础课程，都有VHDL编程和实验经验，团队之间交流将会比较方便；芯片容量大，处理速度极快，管脚数目多达84个，IO口数目充足，适合本设计的规模。缺点在于设备相对昂贵，使用不当容易烧毁微处理器。
2.2.3 方案的选择
我们在比较了两种方案的优缺点基础上，结合自身实际情况，认为方案二更适合于抢答器的设计，因此我们采用方案二。
2.3系统总体设计思想
本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有三个输出显示，选手代号、计数器的个位和十位，它们输出全部为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。
依据系统的设计要求可知，系统的输入信号有：四组的抢答按钮A、B、C、D。系统清零信号QDJB，系统时钟信号CLK，计分复位端JFRST，计时预置数控制端LDN，计时使能端EN，计时预置数调整按钮TA、TB。系统的输入信号有：四个组抢答成功与否的指示控制信号输出口LEDA,LEDB，LEDC，LEDD，四组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。根据以上的分析我们可以将本设计的整个系统分为四个模块：抢答鉴别模块QDJB；抢答计时模块JSQ；数码显示模块YMQ；报警模块BELL。对于需要显示的信息，需要增加或外接译码器，进行显示译码。抢答开始时主持人按下抢答复位键（QDRST），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示
模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。整个系统的组成框图如下图：
图2-1系统的总体框图
3 单元模块电路的设计和实现
根据对抢答器的功能要求，把要设计的系统划分为四个功能模块：抢答信号鉴别模块、计时模块、数码显示模块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路。
3.1抢答鉴别模块的设计与实现
3.1.1 设计原理
本模块主要是对参与抢答的四组谁先抢答做出判断，将抢答成功者的组别号进行显示，同时，与选手对应的LED灯会亮起，蜂鸣器发出2-3秒鸣叫，表明抢答成功。用A、B、C、D分别代表参赛的四组，A1、B1、C1、D1则代表与之对应的各组的抢答按钮显示端，系统清零信号CLR，组别显示端G[3..0]，则抢答鉴别模块的元件图如下图所示：
图3-1 鉴别模块元件框图
抢答开始后，当有小组按下抢答键，抢答信号判定电路QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示和计时会保存到主持人对系统进行清零操作时为止。A、B、C、D四组抢答从理论上来说，应该有16种可能情况，但是由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所以在这里四组同时抢答成功的可能性非常小，因此可以只设计四种情况，即A、B、C、D分别为0001、0010、0100、1000，这样使电路的设计得以简化。
3.1.2 功能仿真
利用MAX+plusII进行编译，综合，仿真，时序图如图3-1所示：
图3-1 抢答鉴别模块仿真时序图
如仿真图所示，当CLR=1时系统复位，使组别显示信号G=0000，各组的指示灯信号A1=0，B1=0，C1=0，D1=0；当CLR=0，即低电平有效，使其进入抢答鉴别状态，到CLK的上升沿到来时，以D组抢答成功为例，当输入信号为A=0，B=0，C=0，D=1，输出信号G=1000，D1=1，即为鉴别出D组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴别过程。通过分析，仿真完全符合预期所要达到的结果。
3.2 计时模块的设计与实现
3.2.1 设计原理
在计时模块的设计中设置了固定和可调的两个时间，固定时间为99秒，可调时间通过预置键SET来调节，计数时两个数码管QA，QB显示剩余时间，分别表示两位倒计时的个位和十位。当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后，在成功鉴别出哪组最先抢答后，主持人按下计时信号，则进入计时状态。计时模块开始工作从规定值开始以秒计时，计时至0秒时停止，此时蜂鸣器发出报警信号，提醒答题已终止。该系统输入信号有：系统清零信号CLR，计时预置控制端LDN，计时使能端EN，系统时钟信号CLK，计时预置数据调整按钮TA、TB。系统输出信号有：倒计时输出端QA[3..0]、QB[3..0]、蜂鸣器BELL。则计时模块的元件图如下图所示：
图3-2计时模块的元件图
3.2.2 计时模块的仿真
利用MAX+plusII进行编译，综合，仿真，时序图如图3-3所示：
图3-3 计时器模块仿真时序图
如仿真图所示，当计时复位信号CLR=1时，模块输出信号QA=0000 ，QB=0000。当预置数控制信号LDN=1可通过TA来调整QA，TA来一次高电平，则QA的数值就加1；用TB来调整QB，通过这两个调整信号可调整参赛者答题所需要的时间。在CLR=0，LDN=0,EN=1时，通过时钟信号CLK的上升沿来进行99秒到计时。通过分析，仿真完全符合预期所要达到的结果。
3.3 译码显示模块的设计与实现
3.3.1 设计原理
译码器的设计主要任务是显示组别和时间的工作状态，其主要原理是四位二进制BCD编码转换成七段二进制数字输出在数码管上，使观众能够更直观的看到比赛进程。译码显示模块的元件图如下图所示：
图3-4 译码显示模块的元件图
译码器的译码对照表3-1如下所示：
表3-1 译码器的译码对照表
在程序中只考虑0000-1001（即0-9）的情况，将其转化为相应的七段显示器的码字，其他情况不予考虑。
3.3.2 功能仿真
译码器的设计主要任务是将组别和时间的工作状态，翻译成3个信号数码管的工作状态。译码器的输入是由16进制数显示的。
利用MAX+plusII进行编译，综合，仿真，时序图如图3-5所示：
图3-5 译码器模块仿真时序图
如仿真图所示，AIN4为数字0-9时，DOUT7输出对应于译码对照表，AIN4为数字10-15时，DOUT7输出1111111，通过分析，仿真完全符合预期所要达到的结果。
3.4 报警模块的设计与实现
3.4.1 设计原理
报警器的设计主要是来提醒观众倒计时的开始和结束，哪位选手进行了抢答，在这几种情况下蜂鸣器会发出2-3秒的鸣叫，便于更好的判别比赛的情况。此模块和抢答鉴别模块、计时模块、蜂鸣器相连，用以实现其功能。则报警模块的元件图如下图所示：
图3-6 报警模块的元件图
该系统输入信号有系统时钟信号CLK，组别输入信号CHOS，输出信号SPEAK，用以连接蜂鸣器来进行报警。
3.4.2 功能仿真
利用MAX+plusII进行编译，综合，仿真，时序图如图3-7所示：
图3-7 报警器模块仿真时序图
如仿真图所示，当CHOS=0001即A组抢答时，蜂鸣器SPEAK=1进行2-3秒的鸣叫，通过分析，仿真完全符合预期所要达到的结果。
3.5抢答器系统的设计与实现
3.5.1 总体设计原理
本设计通过元器件图示连线的方法来实现，这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查，又由于本设计连线比较繁多复杂，所以采用总线模式连线，这样大大较少了由于连线带来的失误，便于很明了的看出各个模块之间的连接。以下为总体原理图：
图3-8 顶层元件图
本设计中，抢答器组别信号A、B、C、D为高电平时，其功能为有效状态。同样，系统清零信号CLR、预置及倒计时控制信号LDN，亦为高电平有效。当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当计时使能端EN为低电平，预置时间设置信号LDN=1时，通过计时预置数据调整按钮TA、TB进行预置数。当计时使能端EN为高电平，有系统时钟信号CLK时，进行99秒倒计时。输入时钟CLK一方面作为扬声器控制电路的输入信号，另一方面作为抢答信号判别电路中锁存器时钟，为使扬声器音调较为悦耳，且是抢答判别电路有较高的准确度（对信号判别的最大误差是一个时钟周期），CLK信号频率高低应适中，可取500Hz-1KHz；同时CLK信号经过分
频后向倒计时电路提供信号。
3.5.2 功能仿真
利用MAX+plusII进行编译，综合，仿真，时序图如图3-9所示：
图3-9 总体仿真时序图
如图3-9所示，当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当计时使能端EN为低电平，预置时间设置信号LDN=1时，通过计时预置数据调整按钮TA、TB进行预置数。当计时使能端EN为高电平，有系统时钟信号CLK时，进行99秒倒计时。输入时钟CLK一方面作为扬声器控制电路的输入信号，另一方面作为抢答信号判别电路中锁存器时钟，为使扬声器音调较为悦耳，且是抢答判别电路有较高的准确度，CLK信号频率高低应适中，可取500Hz-1KHz；同时CLK信号经过分频后向倒计时电路提供信号。通过分析，仿真完全符合预期所要达到的结果。
4硬件的测试和装调
4.1 程序的下载
在对总体原理图进行编译、综合，仿真后，经过检查排除仿真图中存在的问题，并确保功能符合预期设计目的后，即可将其下载到EDA试验开发板的CPLD芯片EPM7128SLC84-15芯片来测试抢答器的系统功能，下载完成截图如下：
图4-1 程序下载完成图
4.2 系统安装与测试
程序的最终显示结果验证了设计思路的正确性，为了进一步从视觉上来观察实验现象，还需将设计编程下载到选定的目标器件中做进一步的硬件测试，以便最终了解设计的正确性。本次课程设计下载的目标器件为MAX7000S EPM7128SLC84-15。将各个模块按原理图方式连接在一块，构成一个完整的数字竞赛抢答器原理图模块结构。
测试时，首先将指拨开关全部拨到低电平，按下“QDRET”键，观察数码管，启动状态时选手编号、倒计时都显示0。然后拨动指拨开关“JSRET”，启动99秒定时抢答，此时计时数码管上显示“99”，蜂鸣器发出鸣叫。再拨动指拨开关“EN”，99秒倒计时开始。在倒计时过程中拨动指拨开关PLAYER1，组别显示数码管上显示“1”，计分数码管由之前的倒计时回归到“00”，与此同时，与1号选手对应的LED灯闪了一下，并且
蜂鸣器发出了2-3秒的鸣叫，说明1号选手抢答成功。如果拨动其他组对应的指拨开关PLAYER2、 PLAYER3…数码管上显示数据不变，说明抢答电路已锁。本轮抢答结束后，按下“QDRET”键，数码管上显示都为0，然后按照步骤1依次往下，开始进行下一轮抢答。如果99秒倒计时过程中无人按下抢答键，则在倒计时为“00”时蜂鸣器发出鸣叫，表明本轮过程无人抢答。
结论
按照任务要求，我们设计出的抢答器具备抢答鉴别、倒计时、数码管显示、报警提示等多种功能。本抢答器能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者。根据不同比赛的需要，主持人可以预设一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。
设计制作过程中遇到的问题及解决方案：
1. VHDL语法使用不规范：
当我们编写软件程序的时，遇到了编译错误。细心阅读max+plus2错误提示和所编写的程序后发现是因为VHDL语法使用错误。最后经过翻阅EDA课本，熟悉相关语法后将其改正。
2. 抢答器项目设计规模过大，与现有CPLD芯片不匹配：
按照我们最初的设计方案来设计的话，抢答器还可以实现计分功能。但是当我们编写好程序后，一经编译就会出现工程与器件无法适配的问题。查找原因后发现是因为数码管显示分数功能占用芯片引脚过多，芯片无法匹配。最终我们去掉了计分功能，从而适配成功。
3. 引脚锁定不完整，最终编译无法通过：
处理了之前出现的几个问题后，在最后编译时未通过。细致查看了错误提示，发现是个别管脚未锁定的原因。我们最终把各个管脚锁定号码一一检查了一遍，从而通过了编译。
本设计有以下几个可以改进的地方：
1.预使本抢答器具有计分功能，可以使用引脚更多的CPLD芯片，即使用更多的数码管来实时显示每个抢答选手的得分情况。
2. 现有的声响提示模块发出的提示声音比较单调，不能满足现在的抢答比赛要求。通过适当添加几种语音芯片，就可以让蜂鸣器在不同的情况下发出美妙的声响，能为比赛增添不少乐趣。
3.在现有设计基础上使用无线电或红外技术，还可以使本项目升级为无线智能抢答器。
致谢
在本次课程设计中经过各位同学的帮助和我的负责老师郑老师的耐心指导和热情帮助，以及图书馆大量的资料和学校提供的必要器材下才顺利完成的。从课题的选择到项目的最终完成，郑老师都始终给予我细心的指导和不懈的支持，以及我们组员的共同努力。同时实验室的开放也为同学们设计提供了实习场地。在此对侯宝生老师，郑争兵老师示忠心的感谢，对系上为我们提供这次机会表示感谢，这些不仅让我学到了很多知识，锻炼了自身的操作能力，更为以后的学习工作打下了良好的基础。
参考文献
[1]潘松，黄继业. EDA技术实用教程.第二版.[M].北京：科学出版社，2005.
[2]龚尚福.微机原理与接口技术.第二版. [M] 西安：西安电子科技大学出版社，2008.
[3]边计年，薛宏熙. 用VHDL设计电子线路. 清华大学出版社，2000
[4] 李伟英,谢完成.基于EDA技术的抢答器的设计与实现【J】.科学技术与实现, 2008.8（11）.
[5]谭会生,瞿遂存.EDA技术综合应用实例与分析【M】.西安:西安电子科技大学出版社, 2004.
[6] VHDL程序设计https://www.doczj.com/doc/4d10616865.html,/view/e9ee4dfc700abb68a982fbe8.html
[7] 基于CPLD的无线遥控抢答器设计
https://www.doczj.com/doc/4d10616865.html,/view/a2be28e8b8f67c1cfad6b850.html
附录
附录A 各单元模块VHDL源程序
1、抢答鉴别模块VHDL源程序（QDJB.VHD）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY QDJB IS
PORT (CLR: IN STD_LOGIC;
A, B, C, D: IN STD_LOGIC;
A1, B1, C1, D1: OUT STD_LOGIC;
G: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
END QDJB;
ARCHITECTURE ART OF QDJB IS
CONSTANT W1: STD_LOGIC_VECTOR:="0001";
CONSTANT W2: STD_LOGIC_VECTOR:="0010";
CONSTANT W3: STD_LOGIC_VECTOR:="0100";
CONSTANT W4: STD_LOGIC_VECTOR:="1000";
BEGIN
PROCESS (CLR, A, B, C, D)
VARIABLE LOCK : STD_LOGIC;
BEGIN
IF (CLR='1') THEN G<="0000";LOCK:='1';A1<='1'; B1<='1'; C1<='1'; D1<='1';
ELSIF (LOCK='1') THEN
IF(A='1'AND B='0'AND C='0'AND D='0') THEN
A1<='0'; B1<='1'; C1<='1'; D1<='1'; G<=W1;LOCK:='0';
ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN
A1<='1'; B1<='0'; C1<='1'; D1<='1'; G<=W2;LOCK:='0';
ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN
A1<='1'; B1 <='1'; C1<='0'; D1<='1'; G<=W3;LOCK:='0'; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN
A1<='1'; B1 <='1'; C1<='1'; D1<='0'; G<=W4;LOCK:='0'; END IF;
END IF;
END PROCESS;
END ART;
2、抢答计时模块VHDL源程序（JSQ.VHD）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY JSQ IS
PORT (CLR, LDN, EN, CLK: IN STD_LOGIC;
TA, TB: IN STD_LOGIC;
FLAG: IN STD_LOGIC;
BELL: OUT STD_LOGIC;
QA: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
QB: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
END JSQ;
ARCHITECTURE ART OF JSQ IS
SIGNAL DA: STD_LOGIC_VECTOR (3 DOWNTO 0);
SIGNAL DB: STD_LOGIC_VECTOR (3 DOWNTO 0);
SIGNAL GWYUZHI: STD_LOGIC_VECTOR (3 DOWNTO 0);
SIGNAL SWYUZHI: STD_LOGIC_VECTOR (3 DOWNTO 0);
SIGNAL N:INTEGER RANGE 0 TO 10;
BEGIN
PROCESS (CLK,LDN,EN,CLR,TA,TB,FLAG)
VARIABLE TMPA: STD_LOGIC_VECTOR (3 DOWNTO 0);
VARIABLE TMPB: STD_LOGIC_VECTOR (3 DOWNTO 0);
VARIABLE STAY,FINISH: STD_LOGIC; --倒计时停止标志
BEGIN
IF CLR='1' THEN TMPA:="1001"; TMPB:="1001"; SWYUZHI<="0000"; GWYUZHI<="0000";DA<="1001"; DB<="1001";
ELSIF CLK'EVENT AND CLK='1' THEN
IF LDN='1' THEN
IF TA='1' THEN
GWYUZHI<=GWYUZHI+"0001" ;BELL<='0';
IF GWYUZHI="1010" THEN
GWYUZHI<="0000";
END IF;
END IF;
IF TB='1' THEN
SWYUZHI<=SWYUZHI+"0001";BELL<='0';
IF SWYUZHI="1010" THEN
SWYUZHI<="0000";
END IF;
END IF;
TMPA:=GWYUZHI;TMPB:=SWYUZHI;BELL<='0';STAY:='0';
ELSIF EN='1' AND STAY='0' THEN
IF FLAG='1' THEN
TMPA:="0000";TMPB:="0000";
END IF;
IF TMPA="0000" THEN
TMPA:="1001";
IF TMPB="0000" THEN
STAY:='1';FINISH:='1';N<=N+1;
IF SWYUZHI="0000" THEN
TMPB:="1001";BELL<='1';
数电课程设计 智力竞赛抢答器 姓名：郭堃 学号：200800800050 学院：信息工程学院专业：通信工程 年级2008级 指导教师：张军蕊
四路多路智能抢答器设计 前言 关于这次设计的用于多人竞赛抢答的器件，在现实生活中很常见，尤其是在随着各种智益电视节目的不断发展，越来越多的竞赛抢答器被用在了其中，这种抢答器的好处是不仅能够锻炼参赛选手的反应能力，而且能增加节目现场的紧张、活跃气氛，让观众看得更有情趣。可见抢答器在现实生活中确实很实用，运用前景非常广泛。 在知识竞赛中，特别是做抢答题时，在抢答过程中，为了知道哪一组或哪一位选手先答题，必须要有一个系统来完成这个任务。如果在抢答中，只靠人的视觉是很难判断出哪组先答题。这次设计就是用几个触发器以及三极管巧妙的设计抢答器，使以上问题得以解决，即使两组的抢答时间相差几微秒，也可分辨出哪组优先答题。本文主要介绍了抢答器的工作原理及设计，以及它的实际用途。 前言 (1) 一、实验目的 (2) 二、实验内容和要求 (2) 三、设计思路 (2) 四、电路设计 (2) 1．电路设计指标 (3) 2．仿真电路组成 (4) （1）四路抢答器原理 (4) （2）定时器实现 (5) （3）计数电路 (6) （4）完整电路 (7) 五、总结与体会 (7) 六、参考文献 (8)
一、实验目的 1．学习智力竞赛抢答器电路的工作原理。 2．学习综合数字电子电路的设计、实现和调试方法。 二、实验内容和要求 设计实现一个可容纳四组参赛者的数字智力竞赛抢答器。 要求：每组设置一个抢答按钮供抢答者使用；电路具有第一抢答信号的鉴别和锁存功能。在此基础上再增加计分电路和犯规电路。 三、设计思路 可将整个系统分为三个主要模块：抢答鉴别模块QDJB ；抢答计时模块JSQ ；抢答计分模块JFQ 。整个系统的组成框图如图5-5-8所示。 图--1 智力竞赛抢答器系统框图 四、电路设计 CLR A B C D 抢答 鉴别 电路 ALED BLED CLED DLED 组别显示译码 电路 组别显示 计分 电路 SCOREA SCOREB SCOREC SCORED ADD 计时 电路 LOAD L1 L0 CLK EN 计时显示译码 电路 JSXS1 JSXS0
09电子信息工程专业技能训练总结 题目：四路抢答器设计 班级：电子信息工程092班 姓名： 学号： 2012年5月
四路抢答器设计 一、设计要求及方案设计 1.1设计任务和要求 1）设计任务 设计一台可供4名选手参加比赛的智力竞赛抢答器。用数字显示抢答倒计时间，由?9?倒计到?0?时，无人抢答，蜂鸣器连续响1秒。选手抢答时，数码显示选手组号，同时蜂鸣器响1秒，倒计时停止。 2）设计要求 (1)4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。 (2)给主持人设置一个控制按钮，用来控制系统清零（抢答显示数码管灭灯）和抢答的开始。 (3)抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，同时扬声器给出音响提示，封锁输入编码电路，禁止其他选手抢答。抢答选手的编号一直保持到主持人将系统清零为止。 (4)抢答器具有定时（9秒）抢答的功能。当主持人按下开始按钮后，定时器开始倒计时，定时显示器显示倒计时间，若无人抢答，倒计时结束时，扬声器响，音响持续1秒。参赛选手在设定时间（9秒）内抢答有效，抢答成功，扬声器响，音响持续1秒，同时定时器停止倒计时，抢答显示器上显示选手的编号，定时显示器上显示剩余抢答时间，并保持到主持人将系统清零为止。 (5)如果抢答定时已到，却没有选手抢答时，本次抢答无效。系统扬声器报警（音响持续1秒），并封锁输入编码电路，禁止选手超时后抢答，时间显示器显示0。 的脉冲信号，作为 (6)可用石英晶体振荡器或者555定时器产生频率为1H z 定时计数器的CP信号。
基于FPGA的电子抢答器的程序设计 摘要 随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。 此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，使用QuartersII工具软件进行编译仿真验证。 关键词：VHDL，FPGA，四路抢答器，仿真
目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)
数电实验报告 姓名：侯婉思 专业：通信工程 班级：1111 学号： 指导老师：田丽娜 四人竞赛抢答器实验报告 一．前言 现今，形式多样、功能完备的抢答器已广泛应用于电视台、商业机构、学校、企事业单位及社会团体组织中，它为各种知识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。 对于抢答器我们大家都知道那是用于选手做抢答题时用的，选手进行抢答，抢到题的选手来回答问题。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。 本文介绍了一种用74系列常用集成电路设计的高分辨率的4路抢答器。该抢答器为全数字集成电路设计，具有分组数多、分辨率高等优点。该抢答器除具有基本的抢答功能外，还具有优先能力,定时及复位功能。主持人通过控制开关使抢答器达到复位的功能。 二．实验目的 1. 学习并掌握抢答器的工作原理及其设计方法 2. 熟悉各个芯片的功能及其各个管脚的接法。 3. 灵活运用学过的知识并将其加以巩固，发散思维，提高学生的动手能力和思维的缜密。 三．设计任务与要求 1、设计任务 设计一台可供4名选手参加比赛的竞赛抢答器。选手抢答时，数码显示选手组号。 2.设计要求： 抢答器的基本功能： 1.设计一个智力抢答器，可同时供四名选手或四个代表队参加比赛，编号为一，二，三，四，各用一个抢答按钮，分别用四个按钮S0——S3表示。 2.给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管清零）。 3.抢答器具有数据锁存和显示的功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，此外，要封锁输入电路，实现优先锁存，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清零为止。
信息与电气工程学院 课程设计说明书（2013 /2014学年第二学期） 课程名称：单片机应用 题目：4路智力竞赛抢答器 专业班级：自动化 学生姓名： 学号： 指导教师： 设计周数：两周 设计成绩： 2014年07月10日
一、课程设计目的 通过长达两周的单片机课程设计,使我加深对《单片机原理及应用》课程所学理论知识的理解,并将理论与实践相结合。结合课程设计的内容，学会单片机最小系统及外围电路的设计，基本电子元器件的使用，利用Protel软件绘制电路原理图和PCB图，编写程序并结合protues进行仿真，检查电路的合理性及可行性，进行软硬件联机调试，发现问题并解决问题。学会查阅相关专业技术资料及设计手册，提高团队合作及独立解决问题的能力。 二、课程设计任务及要求 2.1 原始数据及主要任务 采用STC90C52作为控制单元，实现4路智力竞赛抢答器的设计。 1.设计键盘输入电路。 2.设计显示电路。 3.合理分配地址，编写系统程序。 4.利用Protel设计硬件电路原理图和PCB图。 5.用protues仿真 2.2 技术要求 设计一台以MCS-51为核心的可供4名选手参加比赛的智力竞赛抢答器。4名选手各一个按键抢答，主持人一个按键用来系统清零和开始；1个数码管显示抢答倒计时间，由“9”倒计到“0”时，无人抢答，蜂鸣器响；选手抢答成功时，一个数码管显示选手号，同时蜂鸣器发3声间隔1秒笛响，倒计时停止。初始状态，2个数码管均为0，当抢答成功时，时间数码管显示暂停时间，选手号数码管显示选手号，直到系统清零。 三、设计思路及原理 3.1 设计思路 设置5个独立按键，其编号分别是1到5，key1为主持人按键，key2-key5分别为1-4号选手按键。主持人未按键时，其他选手抢答无效，只有当主持人按下开始按键时才可以进行抢答，左边数码管从“9”到“0”开始倒计时，当4个按钮只要有一个按下即只要有人抢答时，左边数码管倒计时停止，右边数码管显示选手编号，蜂鸣器发出3声间隔1秒笛响，选手前面的指示灯也一同点亮，其他抢答都无效。当选手答完后，由主持人按键将数码管清零，继续开始抢答。若10秒内无人抢答，则声鸣器发出超时报警声。选用两个共阳极数码管作为显示，数码管倒计时采用定时器T0进行1S钟计时。 3.2设计原理图
课题名称：数显抢答器的设计
数字电子课程设计任务书
目录 1绪论 1.1 摘要 (4) 1.1 设计题目：抢答器电路设计 (4) 1.2 设计任务和要求 (4) 1.3 方案比较 (4) 2系统总体方案及硬件设计 (5) 2.1 系统总体方案 (5) 2.2 硬件设计 (6) 3软件设计 (12) 3.1 单元电路设计 (12) 3.1.1 抢答电路 (12) 3.1.2 定时电路 (14) 3.1.3 报警电路 (15) 3.1.4 时序控制电路 (15) 4课程设计体会 (17) 5参考文献 (18)
摘要 随着我国经济和文化事业的发展，在很多竞争场合要求有快速公正的竞争裁决，例如证券、股票交易及各种智力竞赛等。在现代社会生活中，智力竞赛更是作为一种生动活泼的教育形式和方法能够引起观众极大的兴趣。而在竞赛中往往分为几组参加，这时针对主持人提出的问题，各组一般要进行必答和抢答，对必答一般有时间限制，到时有声响提示；对于抢答，要判定哪组先按键，为了公正，这就要有一种逻辑电路抢答器作为裁判员。一般抢答器由很多门电路组成，线路复杂，可靠性低，特别是抢答路数增多时，实现起来更加困难。本文介绍了一种利用数字电路实现的抢答系统，具有很强的实用性。 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止；如果定时抢答的时间已到，而没有选手抢答时，本次抢答无效，并封锁输入电路，禁止选手超时后抢答，定时显示器上显示0并闪烁。经过布线、焊接、调试等工作后数字抢答器成形。
课程设计报告 专业班级 课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号 姓名 同组人 成绩 2013年5月
一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。 二、设计要求 1.系统总体设计 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。 （5）设置一个系统清除开关，该开关由主持人控制。 （6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案 系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图： 开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时 犯规抢答或抢答后答题时间超时鸣喇叭警告。
四路竞赛抢答器设计与仿真。 一、设计题目：四路竞赛抢答设计与仿真 二、设计要求 设计并仿真能容纳四组参赛队参赛的声光显示抢答器，要求： 1）主持人按下复位后，允许开始抢答， 2）有人抢答成功，即发出光、声报警信号，并封锁其他参赛队抢答信号的输入 主要器件 1）74LS175、74LS04； 2）发光二极管、蜂鸣器、三极管等。
三、题目分析 为达到设计要求可以有两种方案可以选择 方案1：采用CD4511芯片作为抢答信号的触发、锁存和译码输出。这样虽然比较简便，但实际在实现锁存功能时比较繁琐难实现。 方案2：采用集成4D触发器来完成抢答部分。虽然元件较多，但在实现锁存功能时可以简单的实现。 经过对比两方案的优缺点，决定采用抢答信号锁存简单实现的方案2。然后利用软件Multisim来进行仿真调试，再进行逐步改进。智力竞赛是在竞赛中分成几组参加，我设计的为四组，这时针对主持人提出的问题，各组一般进行抢答，对于抢答，需要一种逻辑电路抢答器作为裁判员。先由主持人控制主电路，各组再进行抢答，优先抢答者抢到并回答问题解除抢答信号后，电路才恢复下一次抢答。 以下是我设计的智力竞赛抢答器的主要设计思路：主持人控制开关接地与四组开关接5V 电压，我集成4D触发器74LS175，起到优先抢答的作用。利用当其中一组抢答即对应的开关关闭，对应的锁存输入端为高电平，对应的输出端也为高电平，经过与门，实现锁存功能。这样，当一组抢答时其它组就被屏蔽了。举个例子来说，若一组得到抢答权，则由于接上电压该组输出高电压，又由于锁存器的锁存原因，其它二组，三组，四组输出的为低电平，与一组相连的发光二极管会发光，同时通过或非门与报警电路相连，使之发出连续响声。因为由两个或门与译码器连接，译码器是输入高电平有效，而第一组输出高电平时，对应的LED 亮，说明改组拥有回答问题的权利。当主持人的控制开关复位时，各组的抢答者就开始抢答，当主持人的控制开关清零复位时，开始下一轮抢答。 以上就是我设计的竞赛抢答器的设计思路。
电子技术 课程设计 成绩评定表 设计课题：智力竞赛抢答器 学院名称：电气工程学院 专业班级：电气1503 学生：段帅朋 学号： 201523010310 指导教师： 设计地点：31-220 设计时间： 2017.6.26-2017.7.2
电子技术课程设计任务书
目录 1.绪论 (3) 1.1设计目的 (3) 1.2 设计要求 (3) 2.方案设计 (3) 2.1系统工作流程图 (3) 2.2 元器件清单 (4) 2.3主要元器件选择与分析 (5) 2.3.1 轻触开关 (5) 2.3.2 74LS192计数芯片 (5) 2.3.3共阴极数码管以及其驱动芯片74LS48 (6) 2.3.4 74LS175四路D触发器 (7) 2.3.5 555定时器 (8) 2.3.6 集成门电路 (8) 2.3.7 无源蜂鸣器 (8) 3.原理分析 (9) 3.1 抢答必答模式选择及其指示电路 (9) 3.2 抢答电路 (9) 3.3 脉冲产生电路 (10) 3.4单稳态定时电路 (11) 3.5 定时电路 (12) 3.6 音响电路 (13) 3.7整机电路分析 (13) 3.8加减分数电路 (14) 4.设计总结 (15)
1.绪论 1.1设计目的 1、注重培养学生正确的设计思想，掌握课程设计的主要容、步骤和方法。 2、巩固加深对电子技术基础知识的理解，培养学生发现问题、独立分析问题、解决问题，提高综合运用所学知识的能力。 3、通过查找资料、选方案、设计电路、写报告等环节的训练，熟悉设计的过程、步骤。为以后从事电子电路设计、研制电子产品打下基础。 4、了解电子线路设计的工程，学会书写设计说明书。 5、培养学生严肃、认真的科学态度和工作作风。 6、在课余实践，有效地激发学生对电子设计的兴趣，丰富课外生活。 7、培养学生自主学习能力，扩展知识面。 8、提高动手能力的同时对常用的集成芯片有一定的了解，在电路设计方面有感性的认识。 9、另外还要掌握电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。这样才能在分析电路有良好的思路，便于找出错的原因。 1.2 设计要求 用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下： 1. 抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。 2. 判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。 3. 计数、显示电路。每组有三位十进制计分显示电路，能进行加/减计分。 4. 定时及音响。必答时，启动定时灯亮，以示开始，当时间到要发出单音调“嘟”声，并熄灭指示灯。抢答时，当抢答开始后，指示灯应闪亮。当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响。也可以驱动组别数字显示（用数码管显示）。 2.方案设计 2.1系统工作流程图 系统流程图如2.1所示，控制电路是核心组成部分，它控制抢答电路、音响电路、指示灯电路以及定时电路。主要由门电路与门、与非门、或门等实现控制逻辑。主持人和参赛选手都是通过按钮输入控制信号到控制电路，通过控制电路的逻辑实现对各个模块的控制。1K脉冲主要用于触发器时钟，秒脉冲主要用于计时器。
四路抢答器的设计 （完整规范） 专业名称：应用电子技术学生姓名： 导师姓名：### 职称 机电工程学院
2012年月 设计题目: 基于PLC四路抢答器的设计 设计要求: 1. 抢答器可同时供四组选手参加比赛 2. 主持人有三个控制按钮，用来控制抢答开始、复位和答题计时的开始。 3．每当主持人发出开始抢答指令后，那组选手最先按下抢答按钮，则数码管1就显示该组的编号，同时绿色指示灯亮，音响电路给出信箱提示信号（持续3S），以指示抢答成功，并对其后的抢答信号不再响应。选手答题完毕后，由主持人按下复位按钮，系统才能开始下一轮抢答。 4．违规抢答：若选手在未开时抢答试题时抢答了，则视为违规，违规时数码管1显示其编号，同时红灯亮，音响电路发出声响。 5．抢答限时：当主持人按下开始按钮后，定时器T0开始计时（设定30S）。若30S时限到仍无人抢答，则黄灯亮、音响电路3发出声响，以示选手放弃该题。 6．答题限时：在抢答成功后，主持人按下答题计时开始按钮，同时数码管2、3上显示答题倒计时时间（该时间设定为50S），选手必须在设定的时间内完成答题。否则，音响电路发出答题超时报警信号 设计进度要求: 第一、二周：确定题目,查阅资料，根据要求分析抢答器的设计、工作原理。 第三、四周：根据工作原理画流程图并编译梯形图，并进行硬件设计。 第五、六周：对软件设计，进行上机调试,找出问题,进行修改,并改进设计。 第七、八周：撰写论文,毕业答辩。 指导教师（签名）
摘要 近年来随着科技的飞速发展， PLC的应用不断地走向深入，同时带动传统的控制检测技术的不断更新，可编程控制器由于其优良的控制性能，极高的可靠性，在各行各业中的应用日益广泛普及。对于抢答器其广泛用于电视台、商业机构、企事业工会组织、俱乐部及学校等单位组织举办各种知识、技术竞赛及文娱活动时作抢答之用，为竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活，并且给人的视觉效果非常好，是各单位开展素质教育、精神文明、娱乐活动的必备产品。 本次设计是利用PLC（Programmable Logic Controller）对PLC控制的四路智力抢答器进行控制。首先，选择这个题目之后，我对本次设计进行了全面的思考。使自己对本次设计有一个大致的总体思路，然后仔细分析PLC控制的四路智力抢答器的工作原理，以及它的一些工作过程，分析后得出它主要需要完成主持人的控制、选手的抢答、报警、计时及输出显示功能等。考虑到只是PLC控制的四路智力抢答器则输出端口需要25个，输入端口需要7个，由于PLC具有可靠性高、体积小、通用性、使用方便等优点，因此，我决定选用SIMATIC S7-200 系列的CPU226和数字量扩展模块EM223作为本次设计的PLC。具有方便灵活，维护使用方便等特点。 关键词：智力控制，四路抢答器， PLC
基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目录 第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)
2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方
智力竞赛抢答器设计
项目任务书题目：智力竞赛抢答装置的设计与调试 系部电子信息工程学院 学科门类工学 专业光电信息工程 2014年12月15日
智力竞赛抢答装置的设计与调试 摘要 随着科学技术的不断发展，促使人们学科学、学技术、学知识的手段多种多样。抢答 器作为一种工具，已广泛应用于各种智力和知识竞赛场合。但抢答器的使用频率较低，且有的要么制作复杂，要么可靠性低，减少兴致。做为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使（电子器件的）抢答器损坏, 再购置的麻烦和及时性就会影响活动的开展,因此设计了本抢答器。 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 关键词：抢答电路定时电路报警电路时序控制
目录 一引 言 (1) 1.1课题来源及意义 (2) 1.2 研究现状及趋 势 (3) 二系统设计 (4) 2.1概述 (5) （阐述抢答器的系统原理，包括综述，组成框图及各部分介绍） 2.2方案比较 (6) （总结各个方案的优缺点，比较几种方案） 2.3 方案确定 (7) （通过上节内容中的几种方案的比较，得出最优方案，并详细介绍）三电路设计与调试 (8) （包括单元电路设计，参数计算，元器件选型，最终得出总电路图，并阐述调试方法与过程）
四总结与展 望 (9) （总结你的设计方案的优缺点，并提出改进方案） 4.1总结 (10) 4.2展 望 (11) 参考文献 (12) 附录 (13) （附系统总体电路图，用正规软件绘制）
数字四路抢答器设计方案 一、设计任务 设计并制作一个四路抢答器。 二、设计要求 1.抢答器供4人比赛用，分别有A，B，C，D表示。 2.当按下清零开关时电路复位，这时可以进行下一轮比赛。 3.抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，在LCD数码管上显示， 且蜂呜器发出声音。 注：选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 三、设计方案与总体设计 1.本设计主要由COMS系列数字集成电路CD4511、CD4001、NE555等组成。 2.其工作原理为：接通电源后，将开关拨到”清除”状态，抢答器处于禁止状态,编号显示器不亮；将开关置于“开始”状态，抢答器开始工作。在抢答时，抢答器完成：优先判断、编号锁存、编号显示、蜂呜发音。当一轮抢答之后，如果再次抢答必须再次操作“清除”和“开始”状态开关抢答器才能工作。 四、单元电路设计 1.开关、编码电路 电路中，R1、R2、R3、R4、用于分压，当任一开关按下时，相应的输出为高电平，否则为低电平。电路直接把每个开关对应的BCD8421码中为“1”的隔着二极管连到对应的线上（只有一个为高电平的可省略二极管）,其中二极管的作用是防止短路。当某个开关按下时,与它相连的输出线将为高电平,其它输出线为低电平,输出既为这个开关的8421码（BCD码）。 2.编码表 （1）这部分电路要求将编码电路送入8421码,译为十进制数（对应各个抢答者的编号）并驱动七段数码显示管显示出答题者的编号。CD4511是一块BCD-十进制译码/驱动器，并带有锁存埠。其引脚排列图如图所示：
CD4511引脚排列图： (2)显示电路如下： 3.控制电路 （1）这部分电路的作用完成三个任务：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是使其它选手按键操作无效；三是防止提前按键。（2）控制电路图
module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1 ,Led2,Led3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数
南京晓庄学院 综合电子设计报告 设计题目：四路数字竞赛抢答器的设计与实现 学生姓名： 学号： 专业：电子信息科学与技术 所在院系：物理与电子工程学院 指导教师： 时间：2012年10月至2012年12月 目录 目录 ......................................................................................................................................... 错误!未定义书签。 1、设计目的 ........................................................................................................................... 错误!未定义书签。 2、设计要求 ........................................................................................................................... 错误!未定义书签。 3、设计方案 ........................................................................................................................... 错误!未定义书签。 3.1总体设计 ..................................................................................................................... 错误!未定义书签。 3.2系统的硬件电路设计及原理分析 ............................................................................. 错误!未定义书签。 4、系统单元电路模块功能分析 ........................................................................................... 错误!未定义书签。 4.1抢答模块及主要功能分析 ......................................................................................... 错误!未定义书签。 4.2倒计时显示模块主要功能分析 ................................................................................. 错误!未定义书签。 4.3单稳态触发电路模块主要功能分析 ......................................................................... 错误!未定义书签。 4.4时基电路模块功能分析 ............................................................................................. 错误!未定义书签。 5、元件清单........................................................................................................................... 错误!未定义书签。设计心得 ................................................................................................................................. 错误!未定义书签。参考文献 ................................................................................................................................. 错误!未定义书签。
单片机课程设计 预习报告 班级：建电141 姓名：付鹏鑫 学号：1412032031 设计题目：四位竞赛抢答器系统设计设计时间：2016.01.03~01.07 评定成绩： 评定教师：
目录 摘要 -------------------------------------------------------------------- 错误！未定义书签。 一、任务分析： -------------------------------------------------------------------------------- 3 二、总体方案： -------------------------------------------------------------------------------- 4 2.1 可行方案--------------------------------------------------- 错误！未定义书签。 2.2 方案设计--------------------------------------------------- 错误！未定义书签。 三、硬件设计： -------------------------------------------------------------------------------- 8 3.1 电路原理图 --------------------------------------------------------------------------- 8 1.AT89C51简介 ------------------------------------------------------------------------ 10 2.PCF8591简介 --------------------------------------------------------------------------- 9 3.RESPACK8及RX8简介 (12) 3.2 器件选择--------------------------------------------------- 错误！未定义书签。 四、软件设计： ---------------------------------------------------- 错误！未定义书签。 4.1程序处理流程 --------------------------------------------- 错误！未定义书签。 4.2 程序流程图 ----------------------------------------------- 错误！未定义书签。 4.3 程序介绍--------------------------------------------------- 错误！未定义书签。 五、调试过程： ------------------------------------------------------------------------------ 22 5.1 调试步骤----------------------------------------------------------------------------- 22 六、参考文献： ---------------------------------------------------- 错误！未定义书签。 错误！未定义书签。 摘要：抢答器作为一种工具，已广泛应用于各自智力与知识竞赛场合。本设计是基于C52单片机系统的四路抢答器。考虑到其限时回答功能，
摘要 本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。设置一个系统清除和抢答控制开关，该开关由主持人控制。抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。 关键词：抢答器；硬件描述语言；可编程逻辑门阵列；
Abstract This article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features. Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared. System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature. Key words：Responder;Very Hardware Description Language; FPGA;