数字电路是一门对实践性要求很强的专业课程，数字电路实验是一门验证
理论、巩固所学知识、根据所学知识进行简单应用的课程。实验操作有助于对
课程理论的掌握和理解，要求学生完成本课程后，能基本上验证基本数字逻辑
电路及器件的功能，能够独立的分析和设计基本的电路。为了实现这一目的，
要求在课程学习期间完成6-8个实验，实验应与课堂教学同步完成，具体内容
和要求见正文。
为了突出软件学院的特点，我院学生实验以虚拟实验为主，实施电路实验
采用实验室开放验证的方式。使用的虚拟实验软件是海军航空工程学院青岛分
院开发的《电工电子网上虚拟实验室》。
在整编本讲义过程中，得到了杨发宝、杨建庭等老师的多处指正，但是由
于时间仓促的原因，本实验讲义还是较为粗糙，在科学性、内容、文字等方面
还有诸多不够完善之处，请读者在使用过程中指出，以便在下次印刷时更正。
参考资料：
《数字电子技术基础（第四版）》高等教育出版社阎石
《数字逻辑 PPT课件》西安交通大学毛文林
《电工电子网上虚拟实验室》海军航空工程学院青岛学院
冷洪勇
2006.3.28
实验一基本逻辑门电路的逻辑功能测试------------------------------3 实验二组合逻辑电路的分析与设计----------------------------------6 实验三集成触发器------------------------------------------------9 实验四计数译码显示电路------------------------------------------13 实验五数据选择器------------------------------------------------18 实验六自激多谐振荡器--------------------------------------------20 实验七单稳与史密特触发器----------------------------------------23 实验八数/模模/数转换------------------------------------------29 实验九 555型集成时基电路----------------------------------------33 附录一数字电路仿真实验环境的操作指南----------------------------38 附录二实验使用相关芯片管脚定义图及功能真值表--------------------41
实验一基本门电路的逻辑功能测试
实验目的
1、掌握TTL、CMOS集成门电路逻辑功能和主要参数的测试方法。
2、熟悉数字电路实验箱的结构、功能和使用方法。
实验原理
1、与非门的逻辑功能
图1-1 Q=AB 表1-1 Q=AB
2、或非门的逻辑功能
图1-2 Q=A+B 表1-2 Q=A+B
3、三态门的逻辑功能
图1-3 三态门表1-3 三态门
4、使用TTL集成电路应注意以下几点：
(1)插接集成块时，要认清定位标志。
(2)电源电压5±0.5V，极性不能反。
(3)对与非门，为提高驱动输入端可以并联。
(4)输出端不能并联（三态输出除外），不能直接接+5V或地。
实验步骤
1、验证TTL集成与非门74LS20的逻辑功能
例：74LS20引线图及逻辑关系如图所示。任选一门，将四输入端A、B、C、D 分别接至逻辑开关S1~S4，输出端Q接至状态显示发光二极管LED。按表要求，
改变A、B、C、D逻辑状态，观察输出端Q的显示状态，填入表中并写出逻辑表达式。同样可以测试另一与非门的逻辑功能。
图1-4 74ls20管教定义图表1-4 74ls20真值表
2、观察与非门、与门、或非门对脉冲的控制作用
选用与非门按下图接线，将一个输入端接连续脉冲源（频率为20KHz），用示波器观察两种电路的输出波形，记录之。然后测定"与门"和"或非门"对连续脉冲的控制作用。
图1-5 逻辑门电路对脉冲的控制
3、利用与非门组成其它逻辑门
实验报告要求
1、列表记录万用表测得数值
2、记录示波器显示的图像
3、记录各集成逻辑门电路芯片逻辑功能及真值表
4、完成此次实验的心得体会
思考
1、将逻辑门芯片部分输入管脚悬空，测试输出结果，联系相关理论分析。
2、假如用基本门电路实现数字密码锁，考虑如何设计。
附：实验相关逻辑电路图 (EWB)
74LS00D Y
U1A 74LS04D
A Y 图1-6-1 Y=A
Y
U1A 74LS08D A B Y 图1-6-2 Y=AB
74LS00D Y
U1A 74LS32D A B Y 图1-6-3 Y=A+B
Y U1A 74LS86D A B Y
图1-6-4 Y=A ○
+B
实验二组合逻辑电路的分析与设计
实验目的
1、掌握组合电路的测试分析及设计方法；
2、用基本门电路搭建半加器、全加器，并测试其逻辑功能；
3、了解集成二进制全加器的逻辑功能并利用其组成二位二进制全加器。使用芯片
74ls04、74ls02、74ls86、74ls138、74ls183
实验原理
（一）组合逻辑电路分析
电路分析的目的：根据给定电路，分析该电路输出与输入之间的逻辑关系，得出电路的逻辑功能的描述，进而评估此电路的性能，还可进一步改进电路。
分析的一般步骤：
图2-1 组合逻辑电路分析一般步骤
分析的一般方法：
1、穷举法
穷举法的结果是真值表。即列出n个输入变量的所有2n个输入组合，并根据每一个输入组合决定所有门的输出，逐级推出电路的输出，得到真值表。
2、逻辑代数法
根据电路逐级写出各门的输出表达式，直至写出整个电路的输出逻辑表达式。
3、利用摩根定律分析
若电路采用与非门和或非门实现，函数表达式需要反复应用摩根定律简化，再进行逻辑分析
4、卡诺图化简法
利用卡诺图化简函数，通过函数表达式或真值表分析其逻辑功能。
（二）组合逻辑电路的设计
目的：根据要实现的逻辑功能，利用逻辑代数方法实现逻辑电路
要求：电路用最少的逻辑门（集成块）、最少的输入端数。
使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如下图所示。
图2-2 组合逻辑电路的设计一般步骤
（三）相关概念
半加器：不考虑来自低位的进位，将二进制数进行相加运算的电路。
全加器：考虑到来自低位的进位，将二进制数进行相加运算的电路。
比较器：为实现比较两个数字的大小而设计的逻辑电路。
实验内容
组合逻辑电路设计实验
（1）设计用与非门及用异或门、与门组成的半加器电路。
（2）设计一个一位全加器，要求用异或门、与门、或门组成。
（3）设计一位全加器，要求用与或非门实现。
（4）利用74ls183搭建串行二位二进制数的全加器。
（5）设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。
实验报告要求
1、画出实验相关的逻辑电路图。
2、根据设计好的逻辑电路图，进行实际线路连接，测试其功能，记录真值表。
3、写出该次实验完成后的心得。
附：相关EWB电路
74LS08J s
co
S
Co 图2-3 半加器逻辑电路图
S
CO
图2-4 全加器逻辑电路图
74LS183D
S1S2CO
图2-5 集成全加器74LS183及利用其搭建二位全加器
y=A0B0=A1B1
图2-6 二位二进制数比较电路
实验三集成触发器
实验目的
1、掌握基本RS、JK和D触发器逻辑功能测试。
2、掌握集成触发器的使用方法。
3、熟悉触发器之间相互转换方法。
使用芯片
74ls00 74ls74 74ls112
实验原理
1、基本RS触发器
基本RS触发器由两个与非门交叉耦合构成的，它是无时钟控制的低电平触发的触发器，基本RS触发器具有置0、置1 和保持的功能。
图3-1 RS触发器逻辑图及真值表
2、JK触发器
JK触发器是一种功能完善、使用灵活、通用性较强的双端输入触发器。
74LS112JK触发器是下降沿触发的双JK边沿触发器，具有J、K、时钟、置位和复位输入端。当为低电平时，置位触发器；当为低电平时，复位触发器，而不论其它输入端的状态。时钟输入高电平时允许JK输入，输出状态变化是在时钟脉冲由高电平到低电平转
图3-2 JK触发器及其真值表
3、D触发器
D触发器是使用最为方便的一种单端输入的触发器。74LS74D是双正边沿触发的D触发器，它具有各自的数据、时钟、置位、复位以及互补输出。置位（）
和复位（）是低电平有效，且不受时钟影响。D输入的信息在时钟脉冲上升跳变时，由Q输出，其功能如表。
图3-3 D触发器及其真值表
4、触发器之间的相互转换
触发器都有自己固定的逻辑功能，但可以利用转换的方法获得具有其它功能的触发器，例如将JK触发器转换成T触发器的方法是：将JK触发器的JK两端
连接在一起作为T端；将D触发器转换成T'触发器的方法是：将D触发器的端与D端相连，就得到T'触发器。
实验内容
1、测试基本RS触发器的逻辑功能
按下图，用两个与非门组成基本RS触发器，输入端、接逻辑开关的输出插口，输出端Q、接逻辑电平显示输入插口，按表要求测试，记录之。
图3-4 RS触发器逻辑功能测试
2、测试双JK触发器74LS112逻辑功能
(1)测试、的复位、置位功能。
任取一只JK触发器，、、J、K端接逻辑开关输出插口，CP端接单
次脉冲源，Q、端接至逻辑电平显示输入插口。要求改变、（J、K、CP 处于任意状态），并在=0（=1）或=0（=1）作用期间任意改变J、K 及CP的状态，观察Q、状态。自拟表格并记录之。
(2) 测试JK触发器的逻辑功能
按下表的要求改变J、K、CP端状态，观察Q、状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由1→0），记录之。
表3-1 JK触发器逻辑功能测试记录
(3) 将JK触发器的J、K端连在一起，构成T触发器。
在CP端输入1HZ连续脉冲，观察Q端的变化。
在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、端波形，注意相位关系，描绘之。
3、测试双D触发器74LS74的逻辑功能
(1)测试、的复位、置位功能。
测试方法与JK触发器相同，自拟表格记录。
(2) 测试D触发器的逻辑功能
按下表要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。
表3-2 D触发器逻辑功能测试记录
(3) 将D触发器的端与D端连在一起，构成T’触发器。
测试方法与JK触发器相同，记录之。
4、双相时钟脉冲电路
用JK触发器及与非门构成的双相时钟脉冲电路如图1所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲及，其频率相同、相位不同。分析电路工作原理，并按图3-5接线，用双踪示波器同时观察CP、；CP、及、
波形，并描绘之。
图3-5 双相时钟脉冲电路
5、乒乓球练习电路
电路功能要求：模拟二名动运员在练球时，乒乓球能往返运转。
提示：采用双D触发器74LS74设计实验线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。
实验报告要求
1、画出各触发器标准逻辑电路或符号图，注意输入端、控制端的标示。
2、记录各触发器电路芯片逻辑功能及真值表。
3、画出观察到的示波器波形。
4、完成此次实验的心得体会。
实验四计数译码显示电路
实验目的
1、学习用集成触发器构成计数器的方法。
2、掌握中规模集成计数器的使用及功能测试方法。
3、运用集成计数计构成1/N分频器。
使用芯片
74ls74 74ls192
实验原理
1、时序逻辑电路的分析方法
时序逻辑电路特点是由组合电路和存储电路组成。存在反馈，输出由电路的输入和电路原来的状态共同决定。
分析时序逻辑电路的一般步骤
1)根据时序电路图，写出逻辑方程式。
A、各触发器的时钟信号CP的逻辑表达式。
B、时序电路的输出方程。
C、各触发器的驱动方程。
2)将驱动方程代入相应触发器的特性方程，得到各触发器的状态方程，也就是逻辑电路的状态方程。
3)根据状态方程和输出方程，列出时序电路的状态表，画出状态图或时序图。
4)用文字描述给定时序逻辑电路的逻辑功能。
2、同步时序逻辑电路的设计方法
根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。要求：用尽可能少的触发器和门电路
同步时序逻辑电路的设计步骤
1)由给定的逻辑功能求出原始的状态图
2)状态化简
3)状态编码（状态分配）
4)选择触发器
5)求输出方程、各触发器驱动方程
6)画出逻辑图、检查自启动能力
3、用D触发器构成异步二进制加／减计数器
图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的端和高一位的CP端相连接。
图4-1 四位二进制异步加法计数器
若将图1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器
CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等
功能，其引脚排列及逻辑符号如下图所示。图中CR--清除端，--置数端，
--非同步进位输出端，--非同步借位输出端，--加计数端，--减计数端，D0、D1、D2、D3 --计数器输入端，Q0、Q1、Q2、Q3 --数据输出端。
图9-2 CC40192引脚排列及逻辑符号
CC40192可与74LS192互换使用，其功能表如下。
表4-1 CC40192功能真值表
实验五数据选择器
实验目的
1、掌握中规模集成数据选择器的逻辑功能及使用方法。
2、学习用数据选择器构成组合逻辑电路的方法。
使用芯片
74LS153 74LS151
实验原理
1、数据选择器
图5-1 数据选择器原理示意图
2、双四选一数据选择器 74LS153
所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。74LS153是双4选1数据选择器,其引脚排列，功能表如下。、为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。
(1)当使能端（）＝1时，多路开关被禁止，无输出，Q＝0。
(2)当使能端（）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。
图5-2 74ls153引脚图与真值表
3、八选一数据选择器 74LS151
74LS151是为互补输出的8选1数据选择器,其引脚排列，功能表如下。地址端为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q,为使能端，低电平有效。
(1)使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0,＝1），多路开关被禁止。
(2)当使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某一个通道的数据输送到输出端Q。如：A2A1A0＝000，则选择D0数据到输出端，即Q＝D0。 A2A1A0＝001，则选择D1数据到输出端,即Q＝D1，其余类推。
图5-3 74ls151引脚图与真值表
实验内容
1、测试数据选择器74LS151的逻辑功能
地址端A2、A1、A0、数据端D0～D7、使能端接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。
2、测试数据选择器74LS153的逻辑功能
测试方法及步骤与测试74LS151相同，记录之。
3、用8选1数据选择器74LS151设计三输入多数表决电路
(1)写出设计过程。
(2)画出接线图。
(3)验证逻辑功能。
4、用8选1数据选择器实现逻辑函数
(1)写出设计过程。
(2)画出接线图。
(3)验证逻辑功能。
5、用双4选1数据选择器74LS153实现全加器
(1)写出设计过程。
(2)画出接线图。
(3)验证逻辑功能。
实验报告要求
实验六自激多谐振荡电路
实验目的
1、掌握使用门电路构成脉冲信号产生电路的基本方法。
2、掌握影响输出脉冲波形参数的定时元件数值的计算方法。
3、学习石英晶体稳频原理和使用石英晶体构成振荡器的方法。
使用芯片
74ls00
实验原理
1、非对称型多谐振荡器
如图1所示，非门3用于输出波形整形。非对称型多谐振荡器的输出波形是不对称的，当用TTL与非门组成时，输出脉冲宽度：tw1=RC tw2=1.2RC T═2.2RC 调节R和C值，可改变输出信号的振荡频率，通常用改变C实现输出频率的粗调，改变电位器Rw实现输出频率的细调。
图6-1 非对称型多谐振荡电路
2、对称型多谐振荡器
如图1所示，由于电路完全对称，电容器的充放电时间常数相同, 故输出为对称的方波。改变R和C的值，可以改变输出振荡频率。非门3用于输出波形整形。一般取R≤1KΩ，当R＝1KΩ，C＝100pf～100μf时，f＝nHz～nMHz，脉冲宽度tw1＝tw2＝0.7RC，T＝1.4RC。
图6-2 对称型多谐振荡电路
3、带RC电路的环形振荡器
如图1所示，非门4用于输出波形整形，R为限流电阻，一般取100Ω，电位器Rw要求≤1KΩ，电路利用电容C的充放电过程，控制D点电压VD,从而控制与非门的自动启闭，形成多谐振荡，电容C的充电时间tw1、放电时间tw2和总的振荡周期T分别为：tw1≈0.94RC tw2≈1.26RC T≈2.2RC调节R和C的大小可改变电路输出的振荡频率。
图6-3 带RC电路的环形振荡
4、石英晶体稳频的多谐振荡器
当要求多谐振荡器的工作频率稳定性很高时，上述几种多谐振荡器的精度已不能满足要求。为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来为微型计算机等提供时钟信号。下图所示为常用的晶体稳频多谐振荡器。(a)、(b)为TTL器件组成的晶体振荡电路；(c)、(d)为CMOS器件组成的晶体振荡电路，一般用于电子表中，其中晶体的f=32768Hz。图(c)中，门1用于振荡，门2用于缓冲整形。Rf是反馈电阻，通常在几十兆欧之间选取，一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。C1是频率微调电容器，C2用于温度特性校正。
图6-4石英晶体稳频的多谐振荡
实验内容
1、非对称型多谐振荡器
用与非门74LS00构成非对称型多谐振荡器，其中R为10KΩ电位器，C为
0.01μf。
(1) 用示波器观察输出波形及电容C两端的电压波形，列表记录之。
(2) 调节电位器观察输出波形的变化，测出上、下限频率。
(3) 用一只100μf电容器跨接在74LS00 14脚与7脚的最近处，观察输波形的变化及电源上纹波信号的变化，记录之。
2、对称型多谐振荡器
用与非门74LS00构成对称型多谐振荡器，取R＝1KΩ，C＝0.047μf，用示波器观察输出波形，记录之。
3、带RC电路的环形振荡器
用与非门74LS00构成带RC电路的环形振荡器，其中定时电阻Rw用一个510Ω与一个1KΩ的电位器串联，取R＝100Ω，C＝0.1uf。
(1)Rw调到最大时，观察并记录A、B、D、E及V0各点电压的波形，测出V0的周期T和负脉冲宽度（电容C的充电时间）并与理论计算值比较。
(2)改变Rw值，观察输出信号v0波形的变化情况。
4、石英晶体稳频的多谐振荡器
按图6-4-c接线，晶振选用电子表晶振32768Hz，与非门选用CC4011，用示波器观察输出波形，用频率计测量输出信号频率，记录之。
实验报告要求
1、记录示波器显示的图像
2、记录各振荡器的上下限频率
3、写出频率计算的理论公式并计算理论值，与实际结果比较
4、完成此次实验的心得
实验七单稳与施密特触发器
实验目的
1、掌握使用集成门电路构成单稳态触发器的基本方法。
2、熟悉集成单稳态触发器的逻辑功能及其使用方法。
3、熟悉集成施密特触发器的性能及其应用。
使用芯片
74ls00 cc14528或74ls121 cc0106或74ls14
实验原理
1、用与非门组成微分型单稳态触发器
用与非门组成微分型单稳态触发器如图7-1所示，该电路为负脉冲触发。其中Rp、Cp构成输入端微分隔直电路。R、C构成微分型定时电路，定时元件R、C 的取值不同，输出脉宽tw也不同。tw≈（0.7～1.3）RC。与非门G3，起整形、倒相作用。
图7-1 与非门组成微分型单稳态触发电路及其波形图结合波形图说明其工作原理。
（1）无外介触发脉冲时电路初始稳态t＜t1前状态
稳态时Vi为高电平。适当选择电阻R阻值，使与非门G2输入电平V B小于门的关门电平（V B＜V off），则门G2关闭，输出V D为高电平。适当选择电阻Rp阻值，使与非门G1的输入电压Vp大于门的开门电平（Vp＞Von）,于是G1的两个输入端全为高电平，则G1开启，输出V A为低电平（为方便计，取Voff＝Von＝V T）。
（2）触发翻转t=t1时刻
实验一集成电路的逻辑功能测试 一、实验目的 1、掌握Multisim软件的使用方法。 2、掌握集成逻辑门的逻辑功能。 3、掌握集成与非门的测试方法。 二、实验原理 TTL集成电路的输入端和输出端均为三极管结构,所以称作三极管、三极管逻辑电路(Transistor -Transistor Logic 简称TTL电路。54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。所不同的是54 系列比74 系列的工作温度范围更宽,电源允许的范围也更大。74 系列的工作环境温度规定为0—700C,电源电压工作范围为5V±5%V,而54 系列工作环境温度规定为-55— ±1250C,电源电压工作范围为5V±10%V。 54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同,就像54 系列和74 系列的区别那样。在不同系列的TTL 器件中,只要器件型号的后几位数码一样,则它们的逻辑功能、外形尺寸、引脚排列就完全相同。 TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广,特别对我们进行实验论证,选用TTL 电路比较合适。因此,本实训教材大多采用74LS(或74系列TTL 集成电路,它的电源电压工作范围为5V±5%V,逻辑高电平为“1”时≥2.4V,低电平为“0”时≤0.4V。 它们的逻辑表达式分别为:
图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。 图1.1 TTL 基本逻辑门电路 与门的逻辑功能为“有0 则0,全1 则1”;或门的逻辑功能为“有1则1,全0 则0”;非门的逻辑功能为输出与输入相反;与非门的逻辑功能为“有0 则1,全1 则0”;或非门的逻辑功能为“有1 则0,全0 则1”;异或门的逻辑功能为“不同则1,相同则0”。 三、实验设备
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
------------- 数字逻辑与数字系统实验指导书 青岛大学信息工程学院实验中心巨春民 2015年3月
------------- 实验报告要求 本课程实验报告要求用电子版。每位同学用自己的学号+班级+姓名建一个文件夹（如2014xxxxxxx计算机X班张三），再在其中以“实验x”作为子文件夹，子文件夹中包括WORD 文档实验报告（名称为“实验x实验报告”，格式为实验名称、实验目的、实验内容，实验内容中的电路图用Multisim中电路图复制粘贴）和实验中完成的各Multisim文件、VerilogHDL源文件、电路图和波形图（以其实验内容命名）。
实验一电子电路仿真方法与门电路实验 一、实验目的 1．熟悉电路仿真软件Multisim的安装与使用方法。 2．验证常用集成逻辑门电路的逻辑功能。 3．掌握各种门电路的逻辑符号。 4．了解集成电路的外引线排列及其使用方法。 5. 学会用Multisim设计子电路。 二、实验内容 1．用逻辑门电路库中的集成逻辑门电路分别验证二输入与门、或非门、异或门和反相器的逻辑功能，将验证结果填入表1.1中。 注：与门型号7408，或门7432，与非门7400，或非门7402，异或门7486，反相器7404. 2．用 L=ABCDEFGH，写出逻辑表达式，给出逻辑电路图，并验证逻辑功能填入表1.2中。 ()' 三、实验总结 四、心得与体会
实验二门电路基础 一、实验目的 1. 掌握CMOS反相器、与非门、或非门的构成与工作原理。 2. 熟悉CMOS传输门的使用方法。 3. 了解漏极开路的门电路使用方法。 二、实验内容 1. 用一个NMOS和一个PMOS构成一个CMOS反相器，实现Y=A’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-1。 表2-1 CMOS反相器逻辑功能表 2. 用2个NMOS和2个PMOS构成一个CMOS与非门，实现Y=(AB)’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-2。 3. 用2个NMOS和2个PMOS构成一个CMOS或非门，实现Y=(A+B)’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-3。 表2-3 CMOS或非门逻辑功能表 4. 用CMOS传输门和反相器构成异或门，实现Y=A B 。给出电路图，测试其逻辑功能填入表2-4。
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
实验一 实验箱及小规模集成电路的使用 一 实验目的 1 掌握实验箱的功能及使用方法 2 学会测试芯片的逻辑功能 二 实验仪器及芯片 1 实验箱 2 芯片：74LS00 二输入端四与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六非门 1片 三 实验内容 1 测试芯片74LS00和74LS86的逻辑功能并完成下列表格。 （1） 74LS00的14脚接＋5V 电源，7脚接地；1、2、4、5、9、10、12、13脚接逻辑开关，3、6、8、11接发光二极管。（可以将1、4、9、12接到一个逻辑开关上，2、5、10、13接到一个逻辑开关上。）改变输入的状态，观察发光二极管。74LS86的接法74LS00基本一样。 表 74LS00的功能测试 表 74LS86的功能测试 （2）分析74LS00和74LS86的四个门是否都是完好的。 2 用74LS00和74LS04组成异或门，要求画出逻辑图，列出异或关系的真值表。 （3）利用74LS00和74LS04设计一个异或门。画出设计电路图。
实验二译码器和数据选择器 一实验目的 1继续熟悉实验箱的功能及使用方法 2掌握译码器和数据选择器的逻辑功能 二实验仪器及芯片 1 实验箱 2 芯片：74LS138 3线－8线译码器 1片 74LS151 八选一数据选择器 1片 74LS20 四输入与非门 1片 三实验内容 1 译码器功能测试（74LS138） 芯片管脚图如图所示，按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地，1～6脚都接逻辑开关，7、9、10、11、12、13、14、15接发光二极管。 表 2 数据选择器的测试（74LS151） 按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地；9、10、11，为地址输入端，接逻辑开关；4、3、2、1、12、13、14、15为8个数据输入端，接逻辑开关；G为选通输入端，Y为输出端，接发光二极管。
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
《数字逻辑实验指导书》 实验一组合逻辑电路分析与设计 一、实验目的： 1、掌握PLD实验箱的结构和使用； 2、学习QuartusⅡ软件的基本操作； 3、掌握数字电路逻辑功能测试方法； 4、掌握实验的基本过程和实验报告的编写。 二、原理说明： 组合电路的特点是任何时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路的状态无关。 (一)组合电路的分析步骤： （二）组合逻辑电路的设计步骤 首先根据给定的实际问题进行逻辑抽象，确定输入、输出变量，并进行状态赋值，再根据给定的因果关系，列出逻辑真值表。然后用公式法或卡诺图法化简逻辑函数式，以得到最简表达式。最后根据给定的器件画出逻辑图。 三、实验内容 (一)组合逻辑电路分析： 1.写出函数式，画出真值表； 2.在QuartusⅡ环境下用原理图输入方式画出原理图，并完成波形仿真； 3.将电路设计下载到实验箱并进行功能验证，说明其逻辑功能。（必做）
(二)组合逻辑电路设计 1.设计一个路灯的控制电路，要求在四个不同的路口都能独立地控制路灯的亮灭。(用异或门实现) 画出真值表，写出函数式，画出实验逻辑电路图。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（必做） 要求：用四个按键开关作为四个输入变量；用一个LED彩灯（发光二极管）来显示输出的状态，“灯亮”表示输出为“高电平”，“灯灭”表示输出为“低电平”。 2.设计一个保密锁电路，保密锁上有三个键钮A、B、C。要求当三个键钮同时按下时，或A、B两 个同时按下时，或按下A、B中的任一键钮时，锁就能被打开；而当不符合上列组合状态时，将使电铃发出报警响声。试设计此电路，列出真值表，写出函数式，画出最简的实验电路。(用最少的与非门实现)。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（选做） (注：取A、B、C三个键钮状态为输入变量，开锁信号和报警信号为输出变量，分别用F1用F2表示。设键钮按下时为“1”，不按时为“0”；报警时为“1”，不报警时为“0”，A、B、C都不按时，应不开锁也不报警。) 三、予习要求： 1.复习组合电路的分析方法和设计方法。 2.预习利用QuartusⅡ和可编程器件（PLD）进行数字电路设计的基本设计方法。 3.画出实验用电路图和记录表格，填好理论值，注明管脚号码。 四、报告要求： 1.实验目的和要求 2.实验主要仪器和设备 3.实验原理 4.实验方案设计、实验方法 5.实验步骤
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
数字电子技术实验指导书 （韶关学院自动化专业用） 自动化系 2014年1月10日 实验室：信工405
数字电子技术实验必读本实验指导书是根据本科教学大纲安排的，共计14学时。第一个实验为基础性实验，第二和第七个实验为设计性实验，其余为综合性实验。本实验采取一人一组，实验以班级为单位统一安排。 1．学生在每次实验前应认真预习，用自己的语言简要的写明实验目的、实验原理，编写预习报告，了解实验内容、仪器性能、使用方法以及注意事项等，同时画好必要的记录表格，以备实验时作原始记录。教师要检查学生的预习情况，未预习者不得进行实验。 2．学生上实验课不得迟到，对迟到者，教师可酌情停止其实验。 3．非本次实验用的仪器设备，未经老师许可不得任意动用。 4．实验时应听从教师指导。实验线路应简洁合理，线路接好后应反复检查，确认无误时才接通电源。 5．数据记录 记录实验的原始数据，实验期间当场提交。拒绝抄袭。 6．实验结束时，不要立即拆线，应先对实验记录进行仔细查阅，看看有无遗漏和错误，再提请指导教师查阅同意，然后才能拆线。 7．实验结束后，须将导线、仪器设备等整理好，恢复原位，并将原始数据填入正式表格中，经指导教师签名后，才能离开实验室。
目录实验1 TTL基本逻辑门功能测试 实验2 组合逻辑电路的设计 实验3 译码器及其应用 实验4 数码管显示电路及应用 实验5 数据选择器及其应用 实验6 同步时序逻辑电路分析 实验7 计数器及其应用
实验1 TTL基本逻辑门功能测试 一、实验目的 1、熟悉数字电路试验箱各部分电路的基本功能和使用方法 2、熟悉TTL集成逻辑门电路实验芯片的外形和引脚排列 3、掌握实验芯片门电路的逻辑功能 二、实验设备及材料 数字逻辑电路实验箱，集成芯片74LS00（四2输入与非门）、74LS04（六反相器）、74LS08(四2输入与门)、74LS10（三3输入与非门）、74LS20（二4输入与非门）和导线若干。 三、实验原理 1、数字电路基本逻辑单元的工作原理 数字电路工作过程是数字信号，而数字信号是一种在时间和数量上不连续的信号。 （1）反映事物逻辑关系的变量称为逻辑变量，通常用“0”和“1”两个基本符号表示两个对立的离散状态，反映电路上的高电平和低电平，称为二值信息。（2）数字电路中的二极管有导通和截止两种对立工作状态。三极管有饱和、截止两种对立的工作状态。它们都工作在开、关状态，分别用“1”和“0”来表示导通和断开的情况。 （3）在数字电路中，以逻辑代数作为数学工具，采用逻辑分析和设计的方法来研究电路输入状态和输出状态之间的逻辑关系，而不必关心具体的大小。 2、TTL集成与非门电路的逻辑功能的测试 TTL集成与非门是数字电路中广泛使用的一种逻辑门。实验采用二4输入与非门74LS20芯片，其内部有2个互相独立的与非门，每个与非门有4个输入端和1个输出端。74LS20芯片引脚排列和逻辑符号如图2-1所示。
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
《数字逻辑》实验指导 福建工程学院
电子技术实验室实验守则 一、实验课前：每个学生必须认真预习实验指导书和与本实验有关的教材内容，写出实验预习报告。明确实验目的和实验原理，了解实验内容与步骤，掌握仪器、仪表的使用方法，作好实验准备工作。 二、上实验课：学生必须认真听讲，接好线路后，需经指导教师复查批准，才准接通电源。 三、实验时，每个学生都应严肃认真，勤于动手、独立思考、细心操作，注意观察、如实作好记录。教师根据每个学生的实验技能，动手能力评定平时成绩。 四、实验过程中，如发现仪器设备有冒烟、焦味、异响、漏电等异常现象，应立即切断电源，保持现场，请指导教师检查处理。 五、实验完成后，需请指导教师检查预习报告和实验数据以及所使用的仪器设备，经教师检查签字后方可离开实验室。 六、学生因请假而需要补做实验者，应本人申请，经指导教师同意，并安排好时间补做。 七、每个学生必须爱护实验室的仪器设备，使用前，若发现故障及时请指导教师检查。与本实验无关的仪器设备不准动用，凡不听教师讲解，进行错误操作以致损坏设备者，按赔偿条例酌情处理。 八、实验室是教学场所，应保持整洁，安静，不得喧哗打闹，不准吸烟，不准随地吐痰，不准乱抛纸屑，不准在实验室内吃东西，不准在仪器设备上或桌面上涂写，穿拖鞋者一律不准进入实验室。 九、对违反上述规则又不听劝阻者，教师有权令其退出实验室
实验一门电路参数测试 一、实验目的 1. 了解 TTL 与非门电路的主要参数。 2. 掌握 TTL 与非门电路的主要参数和传输特性的测试方。 3. 熟悉 TTL 门电路的逻辑功能的测试方法。 二、实验器材 1、数字逻辑实验箱 2、万用表 3、74LS00芯片 三、实验原理 本实验采用四二输入“与 非门”74LS00，其引脚排列如 右图所示，它共有四组独立的 “与非”门，每组有两个输入 端，一个输出端。四与非门 74LS00 的主要参数有： 1.扇出系数ＮO：电路正常工作时能带动的同类门的数目称为扇出系数ＮO 。 2.输出高电平ＶOH：一般ＶOH≥2.4V. 3.输出低电平ＶOL：一般ＶOL≤0.4V. 4.高电平输入电流ＩIH：指当一个输入端接高电平，而其它输入端接地时从电源流过高电平输入端的电流。 5.低电平输入电流ＩIL（或输入短路电流ＩRD)：指当一个输入端接地，而其它输入端悬空时低电平输入端流向地的电流。 6.电压传输特性曲线和关门电平ＶOFF： 下图所表示的Ｖ ～ＶO关系 曲线称为电压传输特性曲线。使 输出电压刚刚达到低电平时的最 低输入电压称为开门电平ＶON 。 使输出电压刚刚达到规定高电平 时的最高输入电压称为关门电平 ＶOFF。 7.噪声容限：电路能够保持 正确的逻辑关系所允许的最大抗 干扰电压值，称为噪声电压容限。 输入低电平时的噪声容限为ＶOFF- ＶIL ，输入高电平时的噪声容
数字电路是一门对实践性要求很强的专业课程，数字电路实验是一门验证 理论、巩固所学知识、根据所学知识进行简单应用的课程。实验操作有助于对 课程理论的掌握和理解，要求学生完成本课程后，能基本上验证基本数字逻辑 电路及器件的功能，能够独立的分析和设计基本的电路。为了实现这一目的， 要求在课程学习期间完成6-8个实验，实验应与课堂教学同步完成，具体内容 和要求见正文。 为了突出软件学院的特点，我院学生实验以虚拟实验为主，实施电路实验 采用实验室开放验证的方式。使用的虚拟实验软件是海军航空工程学院青岛分 院开发的《电工电子网上虚拟实验室》。 在整编本讲义过程中，得到了杨发宝、杨建庭等老师的多处指正，但是由 于时间仓促的原因，本实验讲义还是较为粗糙，在科学性、内容、文字等方面 还有诸多不够完善之处，请读者在使用过程中指出，以便在下次印刷时更正。 参考资料： 《数字电子技术基础（第四版）》高等教育出版社阎石 《数字逻辑 PPT课件》西安交通大学毛文林 《电工电子网上虚拟实验室》海军航空工程学院青岛学院 冷洪勇 2006.3.28
实验一基本逻辑门电路的逻辑功能测试------------------------------3 实验二组合逻辑电路的分析与设计----------------------------------6 实验三集成触发器------------------------------------------------9 实验四计数译码显示电路------------------------------------------13 实验五数据选择器------------------------------------------------18 实验六自激多谐振荡器--------------------------------------------20 实验七单稳与史密特触发器----------------------------------------23 实验八数/模模/数转换------------------------------------------29 实验九 555型集成时基电路----------------------------------------33 附录一数字电路仿真实验环境的操作指南----------------------------38 附录二实验使用相关芯片管脚定义图及功能真值表--------------------41