上海交通大学
硕士学位论文
高速数字集成电路的逻辑优化
姓名：申旦
申请学位级别：硕士
专业：电路与系统
指导教师：林争辉
2001.6.1
申请上海交通大学硕士学位论文高速数字集成电路的逻辑优化
摘要
，
集成电路的设计从ＣＡＤ（计算机辅助设计）发展到ＥＤＡ（电子设计自动化）阶段，ＥＤＡ工具帮用户完成综合、优化，映射一体化。因此设计出的集成电路电路的性能（速度，面积，功耗）取决于于ＥＤＡ的功能。、１
／
我们大规模集成电路研究所与美国著名ＥＤＡ公司Ａｖａｎｔｉ合作，主要研究数字集成电路中的逻辑综合和优化问题。而在集成电路的各项参数优化中，如何使电路速度达到用户暨定的目标则是首要任务。
一般将逻辑电路速度优化分为时序优化方法和组合优化方法，而基于ａｖａｎｔｉ公司提出的希望对原有电路速度优化３０％的要求，我们项目组准备采用的是组合优化＋时序优化的方法。
我在主要研究了集成电路速度优化中的时序优化方法…ｒｅｔｉｍｉｎｇ算法。一般介绍的ｒｅｔｉｍｉｎｇ算法在实际应用时存在可测性保留，与组合优化方法结合，电路初始态计算等问题，我在论文里主要针对这些问题提出了改进型的ｒｅｔｉｍｉｎｇ
算法。
在论文的最后一章里，我也简要的阐述了一些我提出的改进犁的组合优
化方法。
／?、
ｉ４所提出的算法思想大多数在项目组软件ＨＯＰ２中得到检验。、１
关键词：ｒｅｔｉｍｉｎｇ，集成电路优化：逻辑综合。
虫堡占塑窒望丕兰堡主堂垡垒塞查堕垫兰堡盛垒堕丝篓塑垡些
Ａｂｓｔｒａｃｔ
ＴｈｅｄｅｓｉｇｎｏｆＩｎｔｅｒｇｒａｔｅｄｃｉｒｃｕｉｔｓｈａｓｄｅｖｅｌｏｐｅｄｆｒｏｍｔｈｅｃｏｍｐｕｔｅｒａｉｄｅｄｄｅｓｉｇｎｓｔａｇｅｔｏｔｈｅｓｔａｇｅｏｆｅｌｅｃｔｒｏｎｉｃｄｅｓｉｇｎａｕｔｏｍａｔｉｏｎ．ＴｈｅＥＤＡｔｏｏｌｓｈｅｌｐｔｈｅｕｓｅｒｆｉｎｉｓｈｔｈｅｓｙｎｔｈｅｓｉｓ，ｏｐｔｉｍｉｚａｔｉｏｎａｎｄｔｅｃｈｏｎｏｌｏｇｙｍａｐｐｉｎｇａｓａｕｎｉｆｉｅｄｐｒｏｃｅｓｓ．Ｓｏｔｈｅｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅｏｕｔｃｏｍｅｃｈｉｐ，ｉｎｃｌｕｄｉｎｇａｒｅａ，ｓｐｅｅｄ，ａｎｄｐｏｗｅｒｉｓｍａｉｎｌｙｄｅｔｅｒｍｉｎｅｄｂｙｔｈｅＥＤＡｔｏｏｌ’ｓｆｕｎｃｔｉｏｎ．
ＷｅｃｏｏｐｅｒａｔｅｗｉｔｈｔｈｅｆａｍｏｕｓＥＤＡｔｏｏｌｐｒｏｖｉｄｅｒ－一－Ａｖａｎｔｉ，ｍａｉｎｌｙｄｏｉｎｇｒｅｓｅａｒｃｈｏｎｔｈｅｌｏｇｉｃｓｙｎｔｈｅｓｉｓａｎｄｌｏｇｉｃｏｐｔｉｍｉｚａｔｉｏｎｏｆｄｉｇｉｔａｌＩＣ．ＩｎａｌｌｔｈｅｔａｓｋｓｉｎＩＣｐｅｆｆｏｒｍａｅｅｏｐｔｉｍｉｚａｔｉｏｎ，ｔｈｅｒｅｑｕｉｒｅｍｅｎｔｔｏｓｐｅｅｄｕｐｔｈｅｃｉｒｃｕｉｔｓｔｏｍｅｅｔｔｈｅｕｓｅｒ’ｓｓｐｅｅｄｌｉｍｉｔｉｓｔｈｅｏｎｅｏｆｇｒｅａｔｅｓｔｉｍｐｏｒｔａｎｃｅ．
ＬｏｇｉｃｏｐｔｉｍｉｚａｔｉｏｎｏｆｄｉｇｉｔａｌＩＣｉｓｄｉｖｉｄｅｄｉｎｔｏｔｗｏｐａｒｔｓ，ｃｏｍｂｉｎａｔｉｏｎａｌｏｐｔｉｍｉｚａｔｉｏｎｍｅｔｈｏｄｓａｎｄｓｅｑｕｅｎｔｉａｌｍｅｔｈｏｄｓ．Ａｎｄａｃｃｏｒｄｉｎｇｔｏｔｈｅ３０％ｓｐｅｅｄ－ｕｐｒｅｑｕｉｒｅｍｅｎｔ，ｗｅｇｒｏｕｐｐｌａｎｅｄｔｏｔａｋｅｔｈｅｃｏｍｂｉｎａｔｉｏｎａｌｏｐｔｉｍｉｚａｔｉｏｎｃｏｍｂｉｎｅｄｗｉｔｈｓｅｑｕｅｎｔｉａｌｏｐｔｉｍｉｚａｔｉｏｎ．
Ｉａｍｍａｉｎｌｙｉｎｖｏｌｖｅｄｉｎｔｈｅｒｅｓｅａｒｃｈｏｆｓｅｑｕｅｎｔｉａｌｏｐｔｉｍｉｚａｔｉｏｎ一－ｒｅｔｉｍｉｎｇ．ＴｈｅｇｅｎｅｒａｌｌｙｉｎｔｒｏｄｕｃｅｄｒｅｔｉｍｉｎｇａｌｇｏｒｉｔｈｍｉｓｎｏｔｓｕｉｔａｂｌｅｆｏｒｐｒａｃｔｉｃａｌａｐｐｌｉｃａｔｉｏｎｆｏｒｔｈｅｅｘｉｓｔｉｎｇｐｒｏｂｌｅｍｓａｓｔｅｓｔａｂｉｌｉｔｙｃｏｎｓｅｒｖａｂｌｉｔＮａｂｉｌｉｔｙｔｏｃｏｍｂｉｎｅｄｗｉｔｈｃｏｍｂｉｎａｔｉｏｎａｌｏｐｔｉｍｉｚａｔｉｏｎｍｅｔｈｏｄｓａｎｄｉｎｉｔｉａｌｓｔａｔｅｃｏｍｐｕｔａｔｉｏｎ，ｔｈｉｓｐａｐｅｒｍａｉｎｌｙｄｉｓｃｕｓｓｔｈｅｉｍｐｒｏｖｅｄｒｅｔｉｍｉｎｇａｌｇｏｒｉｔｈｍａｉｍｉｎｇａｌｌｔｈｅｓｅｐｒｏｂｌｅｍｓａｂｏｖｅ．Ｉｎｔｈｅｌａｓｔｃｈａｐｔｅｒｏｆｔｈｉｓｐａｐｅｒ，ｓｏｍｅｉｍｐｒｏｖｅｄｃｏｍｂｉｎａｔｉｏａｎａｌｏｐｔｉｍｉｚａｔｉｏｎａｌｇｏｒｉｔｈｍｐｒｏｐｏｓｅｄｂｙｍｅｉｓｄｉｓｃｕｓｓｅｄｂｒｉｅｆｌｙ．
Ｍｏｓｔｏｆｔｈｅａｌｇｏｒｉｔｈｍｓｐｒｏｐｏｓｅｄｂｙｍｅ
ｇｅｔｓａｔｉｓｆａｃｔｏｒｙｅｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｆｒｏｍｔｈｅＨＯＰ２ｓｙｓｔｅｍｄｅｖｅｌｏｐｅｄｂｙｏｕｒｇｒｏｕｐ．
Ｋｅｙｗｏｒｄｓ：ｒｅｔｉｍｉｎｇ，ＩＣｏｐｔｉｍｉｚａｔｉｏｎ，ｌｏｇｉｃｓｙｎｔｈｅｓｉｓ
史堕兰塑銮婆三璺堡主堂垡笙壅塑望塑兰墨盛皇堕塑墨丝垡些
第一章－５ｌ专
１．１ＥＤＡ软件的发展
集成电路的设计的复杂性在过去二十年的时间里经历了爆炸性的增长，设计的规模已经发展到百万门，千万门级，工艺技术则从ｌｕ发展到０ｌｕ的深亚微米技术。规模的急剧增长和产品上市时间（ＴｉｍｅｔｏＭａｒｋｅｔ）要求越来越商促使了计算机在集成电路设计中各个层面的广泛使用以及ＥＤＡ软件的同步迅速发展。目前基本上ＥＤＡ软件已经涵盖了整个芯片设计的流程。一般的设计流如下（参考美国ａｖａｔｉ公司的设计流）。
图１．１
但是，不可否认的是，目前的ＥＤＡ软件在电路优化方面（见以上设计流程图）还达不到设计工程师手工设计的优化程度，所以很多设计师仍然非常不情愿将设计的关键步骤交ＥＤＡ软件完成。这在以微处理器为代表的性能驱动的电路设计中更是如此。怎么样为ＥＤＡ软件加入优化功能，将一些用户可以手工完成的优化工作通过计算机的算法在大规模电路上实现就成为ＥＤＡ软件研究的重要方向。
申请上海交通大学硕士学位论文高速数字集成电路的逻辑优些
输出输入
图１．２
集成电路的速度和功耗是芯片的主要性能参数，而且在很多时候是必须满足的用户要求，因此，如何通过有效的算法在可以接受的计算机时间内对电路
实施高质量的速度和功耗的优化算法更是重点中的重点。本文主要是讨论集成
电路的速度优化，美国先驱公司在与我们研究所合作时就明确的提出希望我们
能通过有效的优化算法，将一个经过映射（ｍａｐｐｉｎｇ）的百万门级别的电路网表
（ｎｅｔｌｉｓｔ）的速度提高３０％。
目前，电路的速度优化主要分为组合逻辑优化算法和时序逻辑优化算法。
下面我们就分别予以介绍。
１．２组合逻辑速度优化方法
所谓的组合逻辑优化方法就是不改变寄存器间的组合逻辑关系，将寄存器的输入端看成是电路的主输出（ＰｒｉｍａｒｙＯｕｔｐｕｔ），将寄存器的输出端作为电路
的主输入（ＰｒｉｍａｒｙＩｎｐｕｔ）。通过在保证组合逻辑功能的前提下，局部的调整映
射和逻辑结构，达到时序要求。组合优化方法又可以分为工艺无关优化
（ＴｅｃｈｎｏｌｏｇｙＩｎｄｅｐｅｎｄｅｎｔ）方法和工艺相关（ｔｅｃｈｎｏｌｏｇｙｄｅｐｅｎｄｅｎｔ）优化方法。
１．２．１工艺无关优化：工艺无关优化是通过简化的代价模型，在所有逻辑结构上进行工艺无关的代价评估，并根据评估的结果做出相应的优化选择。这种
优化主要是在逻辑综合的映射阶段之前进行的。例如在图１．３（ａ）中的电路，进行
逻辑分解（１０９ｉｃｃｏｌｌａｐｓｉｎｇ）与重建（１０９ｉｃｒｅｓｔｒｕｃｔｕｒｉｎｇ），可以得到图１．３（ｂ）中
ｌ皇塑圭塑銮堕奎堂堡主兰焦笙茎一里型鲨堡塑塑塑塑型堕塑塑丛Ｌ
圈１．３（ａ）
图１３（ｂ）
的电路，关键路径上的时序得至－ＵＴ＂１个标准门延时改进，同时长路径信号得以通过较少的组合逻辑门。
在关键路径上可以对面积和速度采取合适的折中方案，将面积优化实现方法转为速度优先实现方法。比如逻辑替换，将公共子表达式展开分别然后分
堂堂占塑奎望盔堂婴主堂丝堡三兰堕鲨垫羔堡盛皇堕塑堡塑垡些
别进行逻辑化简等方法。
１．２．２工艺相关优化：
工艺相关优化的特点是在已经生成的映射后的电路网表上进行的，见图１．４
ｏ
ｄ
图１．４扫）
卵
蛆
主要的优点是可以利用逻辑门详细的延时特性进行较精确的延时分析，目前采用较多的逻辑门延时描述是通过套表的方式完成的。这也是本文采用的延时计算方法。如图１．５所示。
ｃｅｌｌ（ＡＤＤＦＨＸｌ）
ｓｃａｌｉｎｇｆａｃｔｏｒｓ：ｓｌｏｗ＿ｆａｃｔｏｒｓ；
ｃｅｉｌ＿ｆｏｏｔｐｒｉｎｔ：ａｄｄｆｈ；
ｏｒｅａ：１４４．Ｏ：
ｐｉｎ（Ａ）｛
生堕圭鲞銮望奎兰堡主堂堡迨壅蔓鎏垫兰堡壁垒堕盟望塑垡垡一ｄｉｒｅｃｔｉｏｎ：ｉｎｐｕｔ；
ｃａｐａｃｉｔａｎｃｅ：０．０１０１６；
）
ｐｉｎ（Ｂ）｛
ｄｉｒｅｃｔｉｏｎ：ｉｎｐｕｔ；
ｃａｐａｃｉｔａｎｃｅ：Ｏ．０２１８９；
）
ｐｉｎ（ＣＩ）｛
ｄｉｒｅｃｔｉｏｎ：ｉｎｐｕｔ；
ｃａｐａｃｉｔａｎｃｅ：Ｏ．００６３９；
）
ｐｉｎ（Ｓ）（
ｄｉｒｅｃｔｉｏｎ：ｏｕｔｐｕｔ；
ｃａｐａｃｉｔａｎｃｅ：０．Ｏ：
ｆｕｎｃｔｉｏｎ：”ｆＡ“Ｂ“ｃＩ）”；
ｔｉｍｉｎｇＯ（
ｒｅｌａｔｅｄ＿ｐｉｎ：”Ａ¨：
ｗｈｅｎ：”！Ｂ１ＣＩ”：
ｓｄｆ．．ｅｏｎｄ：”Ｂ—ｌ＇ｂＯ＆＆Ｃ１２２１’ｂＯ”：
ｃｅｌｌｒｉｓｅ（ｄｅｌａｙｔｅｍｐｌａｔｅ７ｘ７）（
ｉｎｄｅｘ．．１（”０．０８００，０．１５００，０．６０００，１．４０００，２．４０００，３．４０００，４．６０００”）；
ｉｎｄｅｘ＿２（”０．０００６０，０．０２４００，０．０４２００，０．０９６００，０．１６８００，０．２６４００，Ｏ．３６０００”）；
ｖａｌｕｅｓｒＩ
”０．４６３１，院６２００，ｎ７２６２，１．０４２０，Ｊ．４６３０，ｚ０２３０，２．５８３０’ｉ１
”０．４７８７，０．６３５５，口．７４１７，Ｊ．０５８０，Ｊ．４７８０，２．０３８０，２．５９９０”，＼
”０．５４６４，ｎ７０３２，ｏ．８０９４，Ｊ．１２５０，Ｊ．５４６０，２．１０６０，Ｚ６６７０’：Ｉ
”织５９７７，ｎ７５４４，０．８６０７，Ｌ１７７０，Ｌ５９７０，２．１５８０，２７１８０’：ｌ
“０．６２３７，ｏ．７８０ｓ，０．８８６８，１．２０３０，１．６２３０，２．１８４０，２．７４４０”。＼
”Ｏ．６２８９，ｏ。７５５２，０．８９１６，１．２０８０，１．６２８０，２．１８９０，２．７４９０“．、
．≮．
宴塑圭塑窒望奎堂堡主兰垡堕奎查婆墼量叁盛皇堕堕鲨塑盟一一ｆｆ０．６１８６，ｏ．７７４９，０．８８１３，１．１９７０，１．６１８０，２．１７８０，２．７３９０“）；
｝
图１．５
以上７＊７的表格以引脚负载大小和输出电压到达值的大小作为索引，得到的结果是需要的等待时间，在确定需要的输出电压和负载后可以很容易的在库描述文件中查到此逻辑门的固定延时。
得到精确的延时信息以后，可以在关键路径上采用然后采取一些如逻辑门替换，改变逻辑门尺寸（ｓｉｚｉｎｇ），逻辑簇（１０９ｉｃｃｏｎｅ）重新构造（ｒｅｓｔｒｕｃｔｕｒｉｎｇ）和重新映射（ｒｅｍａｐｐ抽曲的方法来取得需要的时序要求。陶１．６利用一个反向器作为例子中给出了ｓｉｚｉｎｇ的具体实现原理。在左图中反向器的延时时间近似的为ｋ＊Ｗ／Ｓ，利用此公式可以看出ＭＯＳ管沟道宽度对整个电路延时的正比影响，通过这种方法在不影响电路逻辑结构的情况下减少关键路径上门的延时。
当然很多时候是通过结合丽种优化方法来完成整个组合优化的过程的，因为工艺无关的优化方法虽然不能精确的找到关键路径，但能以较大的概率找到关键路径从而在概率上对整个电路得到性能上的改进。能尽量的减少工艺相关映射的工作量。之所以尽量减少工艺相关优化的原因是工艺相关优化的计算时间比工艺无关优化的时间要长的多。
ＶＤＤ
ＧＮ
图１．６
１．３时序逻辑速度优化方法
时序优化方法则将组合优化中固定不动的寄存器单元解放｝乜来，包括
ＰＩＰＩ皇堕兰塑銮望丕堂堡圭堂丝笙茎塑婆鏊量叁盛皇堕塑望塑垡垡一一ｒｅｔｉｍｉｎｇ方法和ｃｌｏｃｋｓｋｅｗ方法，当然也包括将二者结合的优化方法。
１．３．１Ｒｅｔｉｍｉｎｇ：其中ｒｅｔｉｍｉｎｇ方法是通过一定的规则移动寄存器的位置，将关键路径两端的寄存器移近而不改变电路的逻辑结构的方法，来实现时序的优化。如图１．７（ａ）中电路与１．７（ｂ）中的电路在逻辑结构上都是ＰＩ经过１，
ｂ
图１．７
２，３，４四个逻辑门的运算加上一个寄存器的延时输出到ＰＯ端，从逻辑功能上是完全等价的，但可以简单的判断，１．７（ｂ）的电路比１．７（ａ）的电路关键路径少一个门的延时。
Ｒｅｆｉｍｉｎｇ方法是我硕士期间研究的主要优化方法，有关ｒｅｔｉｍｉｎｇ方面我提出的改进算法在以下的章节中还会详细讨论。
１．３．２Ｃｌｏｃｋｓｋｅｗ：一般的同步电路（ｓｙｎｃｈｒｏｎｏｕｓｃｉｒｃｕｉｔｓ）中所有的寄存器的时钟信号是同时到达的，这对于分析和综合都非常方便，更有一些算法是专门讨论如何消除不必要的电路中的非同步到达时钟的问题。但ｃｌｏｃｋｓｋｅｗ方法则是通过故意设置非同步的时钟信号，使得相邻路径上的剩余时间可以互相借用，达到改善关键路径时序的目的。如图１．８中的电路，通过将寄存器ｒ２的时钟信号延时一个基本门延时单位，可以使得整个电路正常的工作在速度为两个基本延时的时钟下，而不产生逻辑错误。
ｃｌｏｃｋｓｋｅｗ方法其实与ｒｅｔｉｍｉｎｇ方法有异曲同工的感觉，ｒｅｔｉｍｉｎｇ中的寄存器后移一个门相当于ｃｌｏｃｋｓｋｅｗ方法中将此寄存器的时钟信号提前一个基本门延时；而ｒｅｔｉｍｉｎｇ中的寄存器前移一个基本门，相当于ｃｌｏｃｋｓｋｅｗ中将此寄存器的时钟信号推迟一个基本门的延时［ＳＳＳＡＰ９６］。
申请上海交通大学硕士学位论文高速数字集成电路的逻辑优化
图１８
但ｃｌｏｃｋｓｋｅｗ方法的实现更困难，因为电路中的精确的延时电路是很难实现的，而且这样的电路在验证时也显的特别困难，考虑深亚微米的情况时，互连线延时会对ｃｌｏｃｋｓｋｅｗ的时钟延时准确性提出严峻的挑战。
所以，我在选择时序优化算法时主要考虑了ｒｅｔｉｍｉｎｇ算法而不是ｃｌｏｃｋｓｋｅｗ算法。
虫堕：！塑窒望奎堂婴圭兰垡鲨茎塑堡墼皇叁盛皇堕塑里塑垡些一
第二章ｒｅｔｉｍｉｎｇ算法原理与实现
２－ＩＲｅｔｉｍｉｎｇ方法介绍
如第一章中所述，ｒｅｔｉｍｉｎｇ方法通过对电路中的寄存器重新放簧而达到
电路的优化效果。这种方法是首先由Ｃｈａｒｌｅｓ．Ｅ．Ｌｅｉｓｅｒｓｏｎ在［Ｌｅｓｉｓａｎ９１］ｑｌ提出的，虽然没有报道用在商业化的软件中，但已经被加州大学伯克利分校开发的研究性软件包ｓｉｓ［Ｅｌｌｅｎ９２］采用，并在小规模电路上得到了较好的实践应用。在该章中我们主要阐述一般的ｒｅｔｉｍｉｎｇ的原理和通常的实现方法和采用的数据结构，这都是下一章改进实用型ｒｅｔｉｍｉｎｇ方法的基础。
我们通过一个简单的卷积器来况明ｒｅｔｉｍｉｎｇ的基本原理和作ｊ日。卷积器的
图２１．１
图２．１．１显示了三阶卷积器的实现模型，这种实
现方法虽然简单易懂，但性能却很差，每个时钏惆期内，需要做三次连续的加法才能将运算结果输出。而同样是卷积器，图２．１．２性能上就要优于图２．Ｉ．１，图２．１．２中的关键路径长度为一个比较器加上两个加法器，共１７个时间单位。
Ｒｅｔｉｍｉｎｇ方法就是通过这种保持函数特性的寄存器重排来达到时序优化的
目的，实际上，通过ｒｅｔｉｍｉｎｇ还可以继续取得比图２．１．２更为优化的电路，如图２．１３所示。
不改变电路逻辑的ｒｅｔｉｍｉｎｇ操作都是由两种基本的ｒｅｔｉｍｉｎｇ操作序列构成
的，即前向ｒｅｔｉｍｉｎｇ和后向ｒｅｔｉｍｉｎｇ操作。见图２
１．４＼Ｊｑ吖Ｚ双。∑舢ｌｌ
”是数函算、ｒｙ
图２．１．２
图２．１．３
＝［）◆辐）
（ａ）后向嘣ｉ耐ｌ磬虹）◆｛）
Ｃｏ）前向时ｉ耐ｎｇ
网２ｌ４
－１０．
’｜史堕圭塑奎望奎兰堡主兰垡迨壅蔓婆墼主堡盛堕堕堕望燮垡些一２．２基本术语
我们现在定义一些下面要用到的概念和术语，并给出电路的图论模型。电路可以抽象为功能模块和全局时钟控制的寄存器。所：阿的寄存器是单输入单输出的，由同一个时钟信号控制，并且寄存器是边沿触发的寄存器。
功能模块提供了电路的计算能力，我们不去分析和讨论功能模块的具体构成，它可以是与非门，或非门，复用器，ＡＬＵ等各种具体的计算器件。每个功能模块对应着一个传输延时。当功能模块的所有输入信号稳定了至少传输延时后，功能模块的输出信号是一个确定的输出值。
我们将电路定义为一个有限的，有节点权（ｖｅｒｔｅｘｗｅｉｇｈｔｅｄ），有边权（ｅｄｇｅｗｅｉｇｈｔｅｄ）的有向图Ｇ＝＜ｖ，Ｅ，ｄ，ｗ＞。
每个节点ｖ代表一个功能模块，节点的权代表功能模块的传输延时。而有向边代表的是功能模块的互连关系，每条边将一个功能模块的输出连到另一个功能模块的输入，边上标有权值代表边上的寄存器值。
电路的主输入，主输出也可以用节点来表示，这种节点的传输延时为０。
对于电路Ｇ中，我们定义路径Ｐ为一连串的节点和边。当一条路径Ｐ从ｕ开始结束于ｖ的时候，我们用符号ｚｌ＿锄，表示。对于路径Ｐ％—垒—｛—吣．．—ｔ。砒，我们定义路径权值为路径上所有边的权值的和。
＾一１
ｗ（ｐ）＝∑ｗ（ｅ，）
ｉ－Ｏ
类似的，我们将传输延时的概念推广到整个路径上，对于路径Ｐ％—立叫—ｂ．．—塾。也，我们定义路径的传输延时为
ｔ
ｄ（Ｐ）＝∑ｄ（ｖ．）
Ｉ－０
根据以上的定义，一个正常的电路应该满足
１》每个功能节点的传输延时为正值
２》每条边上的寄存器数目非负
３》对图中的每个环Ｃ，必然有ｗ（ｃｐ０
生塑占塑窑望盔差堡圭堂垡堡塞塑婆墼兰堡盛皇堕塑望塑垡垡一电路中的可行时钟信号为西（Ｇ）＝ｍａｘ｛ｄ（ｐ）：ｗ（Ｊ｝））＝０）
给出一个基于此图模型的时序分析程序【ＰＮｗＧ８１】结束本节的分析。
ＣＰＦｉｎｄ（Ｇ（Ｖ，Ｅ，ｗｄ））
ｆ１．从Ｇ中取出所有ｗ（ｅ）等于０的边，构成子图ＧＯ
２．对ＧＯ的节点排序，如果Ｇ０中一条边从ｕ到ｖ。则将ｕ排在Ｖ前面。
３．按顺序访问这些节点
８＞如果ｖ没有输入边，则设Ａ（ｖ）＝ｄ（Ｖ）
ｂ＞否则，设置△（ｖ）＝ｄ（ｖ）＋ｍａＸ如—旦。寸Ｖ，并Ｒｗ（ｅ）＝０）
４．时钟周期为最大的延时为ｌｎａｘ洲△（Ｖ））
该算法的时间复杂性为Ｏ（Ｅ）；
２．３Ｒｅｔｉｍｉｎｇ模型
ｒｅｔｉｍｉｎｇ操作插入或删除寄存器但不改变电路的特性。下面就形式化的定义和证明ｒｅｔｉｍｉｎｇ的特性和一些限制条件。
可以将ｒｅｔｉｍｉｎｇ看作是一对每个节点分配一定量的延时ａ一个ｒｅｔｉｍｉｎｇ过的电路Ｇ＝＜ｖ’Ｅ，ｄ，ｗ＞是在原电路上增加节点标号ｒ：Ｖ－）Ｚ，ｒｅｔｉｍｉｎｇ过的电路中边＂—！—手ｖ的边权与原电路中边权的的关系为
Ｗ，（力＝ｗ（ｇ）＋，（Ｖ）一，（”）
在图２．２．１中给均，Ｖ４，％赋值一１而给其他节点赋值０就得到了图２．１２中
的电路。
定理一：假设Ｐ是电路中一条路径ｚ卜卫Ｈｌ，，ｒ代表一个ｒｅｔｉｍｉｎｇ，
，哗＠＝ｗ（力＋聊一删
证明：假设ｐ是包含节点和边ｖ０～ｊ＿??Ｊ“％，我们有
ｋ－４
ｗ＠＝西编）
．１２．
空遗圭塑奎望盔堂堡圭兰堡笙塞直垄墼兰堡盛皇堕盟里塑垡垡一
ｋ－Ｉ
＝丑∞）＋帆，，）一盹）
Ｊ＝ｏ
ｋ－－Ｉｋ－Ｉ
＝Ｄ如）＋乏Ⅺ。）一心”
瑚瑚
＝’ｌ（力＋，Ｑ）一，吼）
２．４时钟最小化的算法
本节提供了多项式算法来ｒｅｔｉｍｉｎｇ电路使的性能最好。具体的说就是找到一／卜合法的ｒｅｔｉｍｉｎｇ的使的电路的时钟周期最小。
最小化时钟周期的算法依赖于两个量
Ｗ（ｕ，ｖ）＝ｍｉｎ｛Ｗ（ｐ）：铲＿卫—卜ｗ｝
Ｄ（ｕ，ｖ）＝ｍａｘ（ｄ（ｐ）：＝护卫¨ｖ并且ｗ（ｐ）＝ｗ（ｕ，Ｖ）｝
Ｗ（ｕ，ｖ）代表了从节点Ｕ到节点ｖ所有路径中最少寄存器的路径。而Ｄ（ｕ，Ｖ）则是关键路径上的最大延时。当电路中没有从ｕ到ｖ的路径时，这两个量都不做定义。
定理二：Ｇ＝＜ｖ，Ｅ，ｄ，ｖ，＞，ｃ是正实数，以下两式等价
ａ蚴≤ｃ
ｂ对于所有的节点ｕ和ｖ，如果Ｄ（ｕ，ｖ）＞ｃ，则Ｗ（ｕ，ｖ）≥１证明：先证明ａ专ｂ
设蛔≤ｃ，Ｕ和ｖ是Ｖ中的节点，满足Ｄ（ｕ，ｖ）＞ｌ，如果Ｗ（ｕ，ｖ）。０，则存在一条从Ｕ到ｖ的路径，路径上没有寄存器，而且延时比ｃ大，矛盾。
再证明ｂ－－）ａ
假设ｂ成立，路径Ｐｚ卜＿＆十州是任何０权的路径，则Ｗ（ｕ，Ｖ）２ｗ（ｐ）５０，这意味着蚴ｓ地ｖ）如
由定理一和定理二得出，
Ｇ＝（ＶＥ，ｄ，ｗ）是同步电路时，ｃ是任意正实数，ｒ是对应每个节点的整数集，ｒ是一个合法的ｒｅｔｉｍｉｎｇ并且得到的电路蚴≤ｃ的充分必要条件是
申请上海交通大学硕士学位论文高速数字集成电路的逻辑优化１对于电路中的每条边ｅ”＿三叫，，（啦一，（ｖ）≤旧
２对于所有满足Ｄ（ｕ，ｖＪ＞ｃ的节点对ｕ，ｖ，ｐ＠一蚋≤脚‘ｖ）一１
这提供了ｒｅｔｉｍｉｎｇ问题的基本解法，可以通过数学规划中的单纯形法，模拟退火等方法来解，但至少需要ｃ旷）的算法复杂性。
基本解法：
１．计算电路的ｗ和Ｄ
２．对电路中的节点按Ｄ排序
３．在Ｄ（ｕ，ｖ）值中采用两分查找的方法选取合适的０，利用以上不等式采取线性规划的方法计算ｒ
４．Ｒ有解而且ｃ最小即为最优的ｒｅｔｉｍｉｎｇ
２．５ＦＥＡＳ算法
求解线性规划的方法很难应用到百万门级的电路中，为此需要提出一种更有效的求解ｒｅｔｉｍｉｎｇ的方法。
ＦＥＡＳ算法
ａ．对每一个ｎ∈ｖ置ｒ（ｎ）＝ｏ：
ｂ．ＲｅｐｅａｔＩＶｆ一１次
１．计算ｒ（ｖ）状态下的图的形式；
２．时序分析
３．对每一个Ｄ（ｖ）＞ｃ的节点ｖ，设ｒ“）＝ｒ（ｖ）＋１；
ｃ．如果对所有节点Ｄ（ｎ）＜ｃ，则ｒ（ｎ）代表了
所要求的ｒｅｔｉｍｉｎｇ，否则ｒｅｔｉｍｉｎｇ失败。
算法正确性证明：
首先，在每个步骤ｂ的迭代以后，ｒｅｔｉｍｉｎｇ都是合法的。考虑Ｇｒ中的一条边ｚ卜上唧，如果ｗ＠在迭代前是正的，则在迭代后会非负，这是因为“ｕ）最多加１，而ｒ（Ｖ）不会变化，如果Ｗ＠在迭代前是０，而且ｒ（ｕ）加１了，则ｒ（ｖ）也会加１，因为蝴≥蝴＋㈣≥㈨＞ｃ
．１４．
申请上海交通大学硕士学位论文高速数字集成电路的逻辑优化再考虑执行后的效果，即优化后的结果是否任意两个节点ｕ，ｖ．如果Ｄ（ｕ，ｖ）＜ｃ则原条件ｂ显然成立，如果Ｗｒ（ｕ，ｖ）＝Ｗ（ｕ，ｖ）＋ｒ（ｖ）～ｒ（ｕ）是正的，则条件ｂ也是满足的，只有Ｄ（ｕ，ｖ）＞ｃ而Ｗ（ｕ，ｖ）＝０时的情况需要讨论。当有一条路径ｐ满足－Ｈ；⑩＝Ｗｒ（ｕ，ｖ）＝０，而ｄ（ｐ）＝Ｄ（ｕ，ｖ），这条路径的出现意味着∞９≥蚴＝聩％ｖ）＞ｃ，所以ｒ（Ｖ）在会得到新值ｒ（ｖ）＝ｒ（ｖ）＋１＝“ｕ）＋Ｗｒ（ｕ，ｖ）一Ｗ（ｕ，ｖ）＋１＝ｒ（ｕ）一Ｗ（ｕ，ｖ）＋ｌ，正好满足条件ｂ的要求。
所以只要电路中存在这样一种可行的ｒｅｔｉｍｉｎｇ，ＦＥＡＳ算法可以得到满足时钟要求的合法的Ｒｅｔｉｍｉｎｇ电路。
堂堕圭塑銮夔盔堂塑主堂垡笙奎壅垄墼主叁堕皂墅堕堡塑些些一第三章改进实用型Ｒｅｔｉｍｉｎｇ算法３．１介绍
上一章介绍的ｒｅｔｉｍｉｎｇ实现算法ＦＥＡＳ，虽然简单易行，离工业需求的可行性，模型精确性方面，优化理想程度上还有不小的差距。主要还是理论性的讨论ｒｅｔｉｍｉｎｇ应用的数学模型和数据结构ｅ
为了能真正的将ｒｅｔｉｍｉｎｇ应用到工业可行的ＥＤＡ软件中，结合先驱公司提出的电路优化目标，我在ｒｅｔｉｍｉｎｇ的可测试性，－与ｇｆｌ＃优化方法的结合，全局延时限制（ｇｌｏｂａｌｌａｔｅｎｃｙ）等方面做了改进，在以下几节中将详细讨论。
该章中所有的优化方法均经过手工电路验证，大部分算法已经通过软件程序在ｓｕｎｕｌｔｒａ．１１工作站上运行，并取得良好的实验结果。
３．２ＡＶＲｅｔｉｍｉｎｇ算法
３．２．１算法思想
通过仔细分析发现，ＦＥＡＳ算法［Ｌｅｓｉｓａｎ９１］ｌ约实质是在寄存器分配时，通过后向ｒｅｆｉｍｉｎｇ操作优先考虑长路径中刚刚超出时钟周期的门。这样能使刚刚超出延时限制的门通过后向ｒｅｔｉｍｉｎｇ方法满足延时要求。正如［Ｌｅｓｉｓａｎ９１】中介绍的那样，当电路中存在一种可用ｒｅｔｉｍｉｎｇ优化方法单独取得的优化结果时，ＦＥＡＳ算法必然得到这一结果。
但实际上，很多电路单单靠ｒｅｔｉｍｉｎｇ方法没有办法获得正确的时序要求，必须与其他组合优化方法结合起来优化。这利情况我在计算ａｖａｎｔｉ公司给出的ｂｅｎｃｈｍａｒｋ电路时经常碰到。这时通过ＦＬＥＡＳ算法得到的电路在时序性能上就不是最优了。
从一个例子入手讲述这种情况，见图３２．１所示，图３．２．１（ａ）中的电路经过ＦＥＡＳ算法得到的图３．２．１（ｃ）中的电路，这样经过ＦＥＡＳ算法得到的电路的关键路径长度是５个标准门延时，在时钟要求为两个标准延时门时，很难再通过组合优化方法优化得到，因为这要求对此路径做２５０％的延时优化。但同样是ｒｅｔｉｍｉｎｇ操作，图（ｂ）中的电路则容易优化多了，因为它虽然存在三条路径超出
．１６．
望塑圭塑銮望奎兰堡主堂垡鲨奎塑婆墼量堡盛皇堕堕望篓垡些—一了时钟要求，但每一条路径的延时都是３个标准门延时，可以通过门替代，逻辑级数简化等方法得到要求的电路结果。
ａ
ｂ
Ｃ
图３２ｌ
因为从路径长度平均，有利于组合优化的角度来说，应优先考虑Ｄ（ｎ）最大的节点，而这正是我提出的ＡＶＲｅｔｉｍｉｎｇ算法的基本出发点。在电路模型上，我还是沿用７＂［Ｌｅｓｉｓａｎ９１］的模型。
简单的描述ＡＶＲｅｔｉｍｉｎｇ算法就是，每次都找延时最长的节点，看是否能后向ｒｅｔｉｍｉｎｇ，如能后向ｒｅｔｉｍｉｎｇ，则尝试对此节点后向ｒｅｔｉｍｉｎｇ（使其ｒ值加１），对ｒｅｔｉｍｉｎｇ后的电路进行时序分析（ＴｉｍｉｎｇＡｎａｌｙｓｉｓ），如果产生的新的长路径比原来的长路径的延时更长，则取消这次ｒｅｔｉｍｉｎｇ，否则就保留这次ｒｅｔｉｍｉｎｇ的结果。
这种情况如图３．２．２所示。将图３．２．２（ａ）中寄存器从节点ｃ的输出移到节点ｂ的输出的后向ｒｅｔｉｍｉｎｇ操作对电路速度没有宜接帮助，故不进行这种ｒｅｔｉｍｉｎｇ。而将寄存器从图３２２（ｂ）中节点ｄ的输出移到节点ｃ的输出则可以达到减小电路中长路径长度的目的。
数字集成电路的分类 数字集成电路有多种分类方法，以下是几种常用的分类方法。 1.按结构工艺分 按结构工艺分类，数字集成电路可以分为厚膜集成电路、薄膜集成电路、混合集成电路、半导体集成电路四大类。图如下所示。 世界上生产最多、使用最多的为半导体集成电路。半导体数字集成电路（以下简称数字集成电路）主要分为TTL、CMOS、ECL三大类。 ECL、TTL为双极型集成电路，构成的基本元器件为双极型半导体器件，其主要特点是速度快、负载能力强，但功耗较大、集成度较低。双极型集成电路主要有 TTL(Transistor-Transistor Logic)电路、ECL(Emitter Coupled Logic)电路和I２L(Integrated Injection Logic)电路等类型。其中TTL电路的性能价格比最佳，故应用最广泛。
ECL，即发射极耦合逻辑电路，也称电流开关型逻辑电路。它是利用运放原理通过晶体管射极耦合实现的门电路。在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。这种门电路输出阻抗低，负载能力强。它的主要缺点是抗干扰能力差，电路功耗大。 MOS电路为单极型集成电路，又称为MOS集成电路，它采用金属－氧化物半导体场效应管(Metal Oxide Semi-conductor Field Effect Transistor,缩写为MOSFET)制造，其主要特点是结构简单、制造方便、集成度高、功耗低，但速度较慢。 MOS集成电路又分为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)、NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)和CMOS(Complement Metal Oxide Semiconductor，复合互补金属氧化物半导体)等类型。 MOS电路中应用最广泛的为CMOS电路，CMOS数字电路中，应用最广泛的为4000、4500系列，它不但适用于通用逻辑电路的设计，而且综合性能也很好，它与TTL电路一起成为数字集成电路中两大主流产品。CMOS数字集成电路电路主要分为4000（4500系列）系列、54HC/74HC系列、54HCT/74HCT系列等，实际上这三大系列之间的引脚功能、排列顺序是相同的，只是某些参数不同而已。例如，74HC4017与CD4017为功能相同、引脚排列相同的电路，前者的工作速度高，工作电源电压低。4000系列中目前最常用的是B系列，它采用了硅栅工艺和双缓冲输出结构。 Bi-CMOS是双极型CMOS（Bipolar-CMOS）电路的简称，这种门电路的特点是逻辑部分采用CMOS结构，输出级采用双极型三极管，因此兼有CMOS电路的低功耗和双极型电路输出阻抗低的优点。 （1）TTL类型 这类集成电路是以双极型晶体管（即通常所说的晶体管）为开关元件，输入级采用多发射极晶体管形式，开关放大电路也都是由晶体管构成，所以称为晶体管-晶体管-逻辑，即Transistor-Transistor-Logic，缩写为TTL。TTL电路在速度和功耗方面，都处于现代数字集成电路的中等水平。它的品种丰富、互换性强，一般均以74（民用）或54（军用）为型号前缀。 ① 74LS系列（简称LS，LSTTL等）。这是现代TTL类型的主要应用产品系列，也是逻辑集成电路的重要产品之一。其主要特点是功耗低、品种多、价格便宜。 ② 74S系列（简称S，STTL等）。这是TTL的高速型，也是目前应用较多的产品之一。其特点是速度较高，但功耗比LSTTL大得多。
数位逻辑(基本概论) 一、是非题( 题每题 分共 分) ( ) 1. 所谓数位信号，是指自然界中，一切呈连续性变化的数量。 ( ) 2. 噪声边限愈小愈佳，表逻辑闸抗噪声能力愈强。 ( ) 3. SN74系列中，以高速型74H××最快。 ( ) 4. CMOS较ECL省电。 ( ) 5. CMOS工作电源一般约为+5V。 ( ) 6. CMOS抗噪声能力优于TTL。 ( ) 7. 扇出数愈大，表示逻辑闸推动负载的能力愈强。 ( ) 8. 如图所示为类比／数位转换器。 ( ) 9. 低准位动作(ACTIVE-LOW)：当一个信号是低准位状态出现时，会使电路动作，高准位出现时，则不会使电路动作。 ( )10. 74系列TTL集成电路其电源电压范围为3～18V。 ( )11. CMOS逻辑族中，其不用之输入端可以不接，以简化电路板设计。 ( )12. 汽车转速表属于数位系统。 ( )13. 类比量和数位量之间最主要的差异是类比为不连续，而数位是连续的。 ( )14. 一个标准逻辑闸的输出，所能推动的标准逻辑闸数称为扇出数(fan-out)。 ( )15. TTL逻辑族74系列之正常供给电压可为4.75～5.25V。 ( )16. CMOS IC之耗电量较TTL IC为低。 ( )17. TTL IC中的74L00之功率耗损较74S00高。 ( )18. TTL IC中的74L00之传递延迟较74S00短。 ( )19. 非饱和型数位IC(如：ECL、CTL)，由于工作在不饱和状态，所以交换速度比饱和型数位IC(如：DTL、TTL)迅速。 ( )20. TTL系列IC使用的电源电压是直流+5V，而噪声免疫力约为2.4V。 ( )21. CMOS IC比TTL IC具有低消耗功率、高密集度、高输入阻抗、工作电压范围宽广、噪声界限大及频率响应快速等特性。 ( )22. TTL IC逻辑状态0，其输入电压需在0.8V以下，输出电压需在0.4V以上。 ( )23. 所谓负逻辑系以0表示高电位，1表示低电位。 ( )24. TTL IC逻辑状态1，其输入电压需在2.0V以上，输出电压需在2.4V以上。 ( )25. 74XX系列TTL IC家族中又可分为74XX、74LXX、74HXX、74SXX、74LSXX等，其中交换速度最快者为74HXX。 ( )26. CMOS IC逻辑状态0，其输入电压需在0.3 V DD以下，输出电压约为Vss。 ( )27. CMOS IC逻辑状态1，其输入电压需在0.7 V DD以上，输出电压约为Vss。 ( )28. VLSI之电子元件是指超大型集成电路。 ( )29. 取样的信号是类比性的资料。 ( )30. CMOS IC输入端脚悬空，不但会感应噪声，而且会感应静电。 ( )31. 每个芯片中的元件介于1000～10000个之间，称为MSI。 ( )32. 74ALS00是高级低功率萧特基型反及闸IC。 ( )33. 74系列TTL IC的电源需求都是4.75～5.25V。 ( )34. 军用TTL IC的工作温度是－55～125℃。 二、单选题( 题每题 分共 分) ( ) 1. 假设一TTL逻辑族之最小高准位输入电压V IH,min=2V，最大低准位输入电压V IL,max=0.8V，最小高准位输出电压V OH,min=2.4V，最大低准位输出电压V OL,max=0.4V，试求其高态噪声边界V NH与低态噪声边界V NL值分别为何? (A)V NH=1.2V，V NL=2V (B)V NH=1.6V，V NL=1.6V (C)V NH=0.4V，V NL=0.8V (D)V NH=0.4V，V NL=0.4V。 ( ) 2. 下列TTL逻辑系列之速度关系，由快至慢依序排列，何者正确？(A)74H>74S>74L>74LS (B)74S>74H>74LS>74L (C)74S>74LS>74H>74L (D)74LS>74L>74S>74H。 ( ) 3. 数位电子学的范围包含哪些? (A)布林代数(B)组合逻辑(C)顺序逻辑(D)以上皆是。 ( ) 4. 下列何者不属于类比信号? (A)声音(B)影像(C)电报(D)温度。
集成电路设计实践
李福乐 lifule@https://www.doczj.com/doc/428773975.html, @ g 清华大学微电子学研究所 助教: 李玮韬 王少鹏 liwt07@https://www.doczj.com/doc/428773975.html, wspeng511799@https://www.doczj.com/doc/428773975.html,
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集成电路设计实践
课程简介 设计题目与实例 集成电路的制作与设计流程 可测性设计注意事项 芯片规格及封装 基础知识
版图的基本概念 版 的基本概念 CMOS工艺中的元件 版图设计规则 版图设计准则
设计工具的使用（实验课）
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一、课程简介 一 课程简介
基本情况 学分： 学分：2 时间：春季学期（部分）＋秋季学期（部分） 内容： 内容 电路设计、版图设计、芯片加工、样片 封装、样片测试、总结报告。 封装 样片测试 总结报告
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一、课程简介（续） 、课程简介（续）
课程特点： 课程特点
完整的IC设计流程训练 重点在物理层和后端设计
工艺 集成元件 版图 芯片测试
实践为主, 工作量大 测试结果最重要
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一、课程简介（续） 、课程简介（续）
安排： 1. 前期：设计题目选择、设计方案、电路 1 前期 设计题目选择 设计方案 电路 设计和仿真、版图设计 2. 中期：芯片加工、整理设计文档。 2 中期 芯片加工 整理设计文档 3. 后期（秋季学期）：样片测试、总结报 告、答辩。
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一、课程简介（续） 、课程简介（续）
第1～9周 第1 9周 教师向学生提供设计规则、版图要求、报告 格式要求；介绍必要的版图知识、设计方法 格式要求 介绍必要的版图知识 设计方法 及工具；有关测试、封装及注意事项；设计 题目介绍等。 2．学生选题与分组 3. 完成可测性电路设计方案及版图设计总体方 案（包括关键电路的处理、管脚安排、PAD 要求、测试点、测试方法等） 第六周与老师讨论前端设计，通过后方可进 第六周与老师讨论前端设计 通过后方可进 行版图设计!
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1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。
《数字逻辑》习题案例（计算机科学与技术专业、信息安全专业） 2004年7月 计算机与信息学院、计算机系统结构教研室
一、选择题 1．十进制数33的余3码为 。 A. 00110110 B. 110110 C. 01100110 D. 100100 2．二进制小数-0.0110的补码表示为 。 A ．0.1010 B ．1.1001 C ．1.0110 D ．1.1010 3．两输入与非门输出为0时，输入应满足 。 A ．两个同时为1 B ．两个同时为0 C ．两个互为相反 D ．两个中至少有一个为0 4．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？ A ． 9 B ．7 C ．16 D ．不能确定 5. 下列逻辑函数中，与A F =相等的是 。 )(A 11⊕=A F )(B A F =2⊙1 )(C 13?=A F )(D 04+=A F 6. 设计一个6进制的同步计数器，需要 个触发器。 )(A 3 )(B 4 )(C 5 )(D 6 7. 下列电路中，属于时序逻辑电路的是 。 )(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器 8. 列电路中，实现逻辑功能n n Q Q =+1的是 。 )(A )(B 9. 的输出端可直接相连，实现线与逻辑功能。 )(A 与非门 )(B 一般TTL 门 )(C 集电极开路OC 门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。 A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 11．以下代码中为恒权码的为 。 A .8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 12．一位十六进制数可以用 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 13．十进制数25用8421BCD 码表示为 。 A .10 101 B .0010 0101 C .100101 D .10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是 。 CP Q CP Q CP Q CP
集成电路设计 实验报告 时间：2011年12月
实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的
数字集成电路基础学习总结
第一章数字电子技术概念 1.1 数字电子技术和模拟电子技术的区别 模拟信号：在时间上和数值上均作连续变化的电路信号。 数字信号：表示数字量的信号，一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号，它有电位型和脉冲型两种表达形式：用高低不同的电位信号表示数字“1”和“0”是电位型表示法；拥有无脉冲表示数字“1”和“0”是脉冲型表示法。 数字电路包括：脉冲电路、数字逻辑电路。数字电路的特点：1）小、轻、功耗低2）抗干扰力强3）精度高 按电路组成的结构可分立元件电路 集成电路 数数字电路分类 小规模 按集成度的大小来分中规模 大规模 超大规模 双极型电路 按构成电路的半导体器件来分 单极型电路 组合逻辑电路 按电路有记忆功能来分 1.2 1.3 三极管：是一种三极（发射极E、基极B(发射结、集电结)半导体器件，他有NPN和PNP两种，可工作在截止、放大、饱和三种工作状态。 电流公式：I(E)=I(B)+I(C) 放大状态：I(C)=βI(B) 饱和状态：I(C)< βI(B) 1.4 数制，两要素基数 权 二进制，十进制，十六进制之间的转换： 二进制转换成十进制：二进制可按权相加法转化成十进制。 十进制转换成二进制：任何十进制数正数的整数部分均可用除2取余法转换成二进制数。 二进制转化成八进制：三位一组分组转换。 二进制转换成十六进制：四位一组分组转换。 八进制转换成十六进制：以二进制为桥梁进行转换。 1.5 码制 十进制数的代码表示法常用以下几种：8421BCD码、5421BCD码、余3BCD码。 8421BCD码+0011=5421BCD码 第二章逻辑代数基础及基本逻辑门电路
《数字集成电路》课程教学大纲 课程代码：060341001 课程英文名称：digital integrated circuits 课程总学时：48 讲课：44 实验：4 上机：0 适用专业：电子科学与技术 大纲编写（修订）时间：2017.05 一、大纲使用说明 （一）课程的地位及教学目标 数字集成电路是为电子科学与技术专业开设的学位课，该课程为必修专业课。课程主要讲授CMOS数字集成电路基本单元的结构、电气特性、时序和功耗特性，以及数字集成电路的设计与验证方法、EDA前端流程等。在讲授基本理论的同时，重在培养学生的设计思维以及解决实际问题的能力。通过本课程的学习，学生将达到以下要求： 1．掌握CMOS工艺下数字集成电路基本单元的功能、结构、特性； 2．掌握基于HDL设计建模与仿真、逻辑综合、时序分析；熟悉Spice模型； 3．具备将自然语言描述的问题转换为逻辑描述的能力； 4. 具有解决实际应用问题的能力。 （二）知识、能力及技能方面的基本要求 1.基本知识：CMOS数字集成电路设计方法与流程；CMOS逻辑器件的静态、动态特性和Spice 模型；数字集成电路的时序以及互连线问题；半导体存储器的种类与性能；数字集成电路低功耗解决方法以及输入输出电路；数字集成电路的仿真与逻辑综合。 2.基本理论和方法：在掌握静态和动态CMOS逻辑器件特性基础上，理解CMOS数字集成电路的特性和工作原理；掌握真值表、流程图/状态机、时序图的分析方法和逻辑设计的基本思想。 3.基本技能:掌握器件与系统的建模仿真方法；具备逻辑描述、逻辑与时序电路设计能力；熟悉电路验证与综合软件工具。 （三）实施说明 1．教学方法：课堂讲授中要重点对基础概念、基本方法和设计思路的讲解；采用启发式教学，培养学生思考问题、分析问题和解决问题的能力；引导和鼓励学生通过实践和自学获取知识，培养学生的自学能力；增加习题和讨论课，并在一定范围内学生讲解，调动学生学习的主观能动性；注意培养学生提高利用网络资源、参照设计规范及芯片手册等技术资料的能力。讲课要联系实际并注重培养学生的创新能力。 2．教学手段：本课程属于技术基础课，在教学中采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 3．计算机辅助设计：要求学生采用电路建模语言（SPICE/HDL）和仿真模拟工具软件进行电路分析与设计验证；采用逻辑综合工具软件进行电路综合；采用时序分析工具进行时序验证。（四）对先修课的要求 本课程主要的先修课程有：大学物理、电路、线性电子线路、脉冲与逻辑电路、EDA技术与FPGA应用、微机原理及应用，以及相关的课程实验、课程设计。 （五）对习题课、实践环节的要求 1．对重点、难点章节（如：MOS反相器静态特性/开关特性和体效应、组合与时序MOS电路、动态逻辑电路、数字集成电路建模与仿真验证、数字集成电路逻辑综合）应安排习题课，例题的选择以培养学生消化和巩固所学知识，用以解决实际问题为目的。 2．课后作业要少而精，内容要多样化，作业题内容必须包括基本概念、基本理论及分析设
数字逻辑心得体会(精选多篇) 第一篇：数字逻辑心得体会 数字逻辑与系统课程在工科类学科属于普遍的基础性课程，计算机专业、电子信息类专业及其机电类专业都涉及该课程的学习。此次课程培训是以数字逻辑为基础，系统分析为桥梁，系统综合为目的，全面介绍数字电路的基本理论、分析方法、综合方法和实际应用，并着重从以下几个方面进行了介绍 1．介绍如何整理、设计电子教案； 2．如何讲好本门课程； 3．教学手段与教学方法在本课程的体现； 4．综合设计实验的设计与实施； 5．国家精品课程的申报与建设。 在解决如何讲好本门课程环节，侯教授提出了“厚理博术、知行相成”的理念，使我对该课程的教学有了更深的认识。在我院的实际教学过程中，由于课时少，实验的课时被大量压缩，侯教授关于课程实验的处理方式给了我们一种全新的方案。侯教授课件中很多flash 动画的灵活应用，也较好的解决了那些用语言无法表达 清楚的问题的讲解。 研究性教学和双语教学对年轻教师提出了新的要求。作为一名年轻教师，刚走上讲台不久，在课程的讲授过程中，基本都是采用传统的教学方法，即以讲授为主，实验为辅，案例教学基本没有。平铺直叙和填鸭式教学早被学生所厌倦。刘颖教授的研究性教学极好的调动了学生参与教学的积极性。通过刘颖教授的报告，我深深的感受到数字逻辑与系统课程不仅是一门基础课程，同时也是一门综合性较高的实用课程。研究性教学方式的提出也给我们这些年轻教师提出了新的努力方向。研究性教学虽然给年轻教师提出了更大的要求和较大的压力，但是也是一种努力工作的动力，促进年轻教师的不断成长。同时，娄淑琴教授关于双语教学的报告，也给我们提出了新的要求，自己深深感受到责任的重大，压力也越来越大。但是也激发自己努力的激情与信心。研究性教学和双语教学在一定程度上对年轻教师的科研、应用水平和外语能力等综合素质提出了更高的要求，同时，进一步促进教师阅读国外科技文献、追踪行业发展新动向，保持教师敏锐的学习能力，利于形成新的观点和见解。 通过此次培训，也感受到了师德在教学工作中的重要作用的体会。侯教授及其团队教师的人格魅力在实际教学中起到了很好的促进教学作用。在培训中，很多参加培训的老师被侯教授的敬业精神所感动，所鼓舞，这一点值得我们年轻教师学习并发扬光大。当崇高的师德与高超的教学技术融于一身时，这个才是大师。 在此次培训中，我积极与各院校教师交流，共同探讨该门课程的实际教学中遇到的问题，通过交流大家认为在数字电子技术基础教学工作中遇到的主要困难是：
研究生课程开设申请表 开课院（系、所）：集成电路学院 课程申请开设类型：新开√重开□更名□（请在□内打勾，下同）
一、课程介绍（含教学目标、教学要求等）（300字以内） 本课程将向学生提供集成电路设计的理论与实例相结合的培养训练，讲述包括电路设计与仿真、版图设计和验证以及寄生参数提取的完整全定制集成电路设计流程以及CADENCE与IC制造厂商的工艺库配合等内容。通过系统的理论学习与上机实践，学生可掌握集成电路设计流程以及各阶段所使用的工具，并能进行集成电路的设计工作。 掌握资料查询、文献检索及运用现代信息技术获取相关信息的基本方法；培养学生具有一定的设计，归纳、整理、分析设计结果，撰写论文，参与学术交流的能力。 指导学生学会如何利用现代的EDA工具设计集成电路，培养学生的工程设计意识，启发学生的创新思想。 全面了解集成电路设计、制造、封装、测试的完整芯片制成技术，提高综合运用微电子技术知识的能力和实践能力。 二、教学大纲（含章节目录）：（可附页） 第一章cadence集成电路设计软件介绍 第二章偏置电路设计 第三章基本运放和高性能运放 第四章比较器、振荡器设计 第五章电源系统设计（LDO与DC-DC） 三、教学周历
四、主讲教师简介： 常昌远，男，1961年10月出生，2000年东南大学微电子专业博士毕业，现为东南大学副教授，硕士研究生导师。长期从事微电子和自动控制领域内的教学、科研和指导研究生工作。参加过国家自然科学基金重点项目的研究、并主持与IC设计企业合作的多项横向研究课题。近年来主要从事显示控制芯片和电源管理芯片DC-DC、LDO等产品的开发，在CMOS数字集成电路、模拟集成电路的分析、设计与研发、系统的建模和稳定性设计等方面积累了较丰富的实际工作经验。教学方面，主讲包括与研究方向有关的“半导体功率器件”，“自动控制原理”，CMOS模拟集成电路设计等课程。已在国内核心刊物上发表学术论文20余篇，获国家专利1项。目前在东南大学IC学院负责集成电路设计与MPW项目建
实验一原理图输入方式设计数字逻辑电路 一、实验目的： 1、了解基本组合逻辑电路的原理及利用Quartus II 软件进行设计的一般方法。 2、熟悉Quartus II 原理图输入法的设计流程，掌握编辑、编译和仿真的方法。 3、掌握原理图的层次化设计方法。 4、了解Quartus II 软件的编程下载及引脚锁定的方法。 5、了解Quartus II宏功能模块的使用方法。 二、实验的硬件要求： 1、EDA/SOPC实验箱。 2、计算机。 三、实验原理 见附件《Quartus设计的一般步骤》、《元件例化和调用的操作步骤》、《QuartusII基于宏功能模块的设计》 四、实验内容： 1、用原理图方式设计1位二进制半加器半加器。 新建一个工程“HalfAdder”，选择芯片“Cyclone III EP3C16Q240C8”，建立原理图如图1-1，保存为“HalfAdder.BDF”。 图1-1 半加器电路图 编译工程。 建立波形文件，对半加器电路分别进行时序仿真和功能仿真，其波形如下： 图1-2半加器时序仿真波形，注意观察输出延时，以及毛刺的产生原因 图1-3半加器功能仿真波形 2、原理图层次化设计。 新建一工程，取名“FullAdder”；将上面设计的半加器“HalfAdder.BDF”复制到当前工程目录，并生成“符号元件”HalfAdder.BSF。 建立一个原理图文件，取名“FullAdder.BDF”，利用“符号元件”HalfAdder.BSF及其它元件设计全加器电路如下图：
用功能仿真测试全加器的逻辑功能。 图1-5 全加器功能仿真波形 图1-6是输入输出信号与FPGA连接示意图，图中用到了“拨档开关”作为输入，“LED 显示模块”显示输出值。表1-1是本实验连接的FPGA管脚编号。
常用数字集成电路管脚排列及逻辑符号
图 D-1 74LS00 四 2 输入与非门
图 D-2 74LS01 四 2 输入与非门（OC）
图 D-3 74LS02 四 2 输入或非门
图 D-4 74LS04 六反相器
图 D-5 74LS08 四 2 输入与门
图 D-6 74LS10 三 3 输入与非门
图 D-7 74LS20 双 4 输入与非门
图 D-8
R
74LS32 四 2 输入或门
S
Q
S R Q
R Q S
R
S
Q
图 D-9 74LS54 4 路 2-2-2-2 输入与或非门
图 D-10 74LS74 双上升沿 D 型触发器
图 D-11 74LS86 四 2 输入异或门
图 D-12
74LS112 双下降沿 J-K 触发器
图 D-13 74LS126 四总线缓冲器
图 D-14
74LS138 3 线-8 线译码器
图 D-15 74LS148 8 线-3 线优先编码器
图 D-16 74LS151 8 选 1 数据选择器
图 D-17 74LS153 双 4 选 1 数据选择器
图 D-18 74LS161 4 位二进制同步计数器
图 D-19 74LS194 4 位双向移位寄存器
图 D-20 74LS196 二-五-十进制计数器
图 D-21 74LS283 4 位二进制超前进位全加器
图 D-22
74LS290 二-五-十进制计数器
图 D-23
CD4011B 四 2 输入与非门
图 D-24 CD4081 四 2 输入与门
For personal use only in study and research; not for commercial use 第一章绪论 知识点1：编码、无权代码、有权代码 知识点2：数制、进制变换 知识点3：定点数、浮点数 知识点4：模拟信号、数字信号、模拟电路、数字电路 一、选择题 1、以下代码中为无权码的为（ CD ）。 A、8421BCD码 B、5421BCD码 C、余三码 D、格雷码 2、一位十六进制数可以用（ C ）位二进制数来表示。 A、１ B、２ C、４ D、16 3、十进制数25用8421BCD码表示为（ B ）。 A、10 101 B、0010 0101 C、100101 D、10101 4、在一个8位的存储单元中，能够存储的最大无符号整数是（ CD ）。 A、（256）10 B、（127）10 C、（FF）16 D、（255）10 5、常用的BCD码有（ CD ）。 A、奇偶校验码 B、格雷码 C、8421码 D、余三码 6、与模拟电路相比，数字电路主要的优点有（ BCD ）。 A、容易设计 B、通用性强 C、保密性好 D、抗干扰能力强 二、判断题（正确打√，错误的打×） 1、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（√） 2、格雷码具有任何相邻码只有一位码元不同的特性。（√） 3、八进制数（18）8比十进制数（18）10小。（×） 4、在时间和幅度上都离散的信号是数字信号，语音信号不是数字信号。（√） 三、填空题 1、数字信号的特点是在幅度上和时间上都是离散，其高电平和低电平常用 1 和 0 来表示。 2、分析数字电路的主要工具是逻辑代数，数字电路又称作逻辑电路。 3、常用的BCD码有 8421BCD码、2421BCD码、5421BCD码、余三码等。常用的可靠性代 码有格雷码、奇偶校验码等。 4、（10110010.1011）2=( 262.54 )8=( B2.B )16
(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910140900.9 (22)申请日 2019.02.26 (71)申请人 中国电子科技集团公司第二十四研 究所 地址 400060 重庆市南岸区南坪花园路14 号 (72)发明人 徐代果 蒋和全 徐学良 王健安 陈光炳 付东兵 王育新 于晓权 徐世六 刘涛 (74)专利代理机构 重庆辉腾律师事务所 50215 代理人 卢胜斌 (51)Int.Cl. H03M 1/38(2006.01) H03M 1/12(2006.01) (54)发明名称用于SAR_ADC的高速数字逻辑电路及采样调节方法(57)摘要本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度 上增加SAR_ADC的采用时间。权利要求书1页 说明书5页 附图4页CN 109687872 A 2019.04.26 C N 109687872 A
权 利 要 求 书1/1页CN 109687872 A 1.一种用于SAR_ADC的高速数字逻辑电路，所述电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；其特征在于，比较器和逻辑控制单元被时钟信号Clk同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号C，通过设置延迟匹配，使得逻辑控制单元输出的上升沿信号C略晚于比较器输出有效比较结果Dp/Dn，从而使得Dp/Dn被对应的上升沿信号C捕获，从而建立电容阵列；i＝0,1,…,N-1，N表示SAR_ ADC的位数。 2.根据权利要求1所述的一种用于SAR_ADC的高速数字逻辑电路，其特征在于，所述逻辑控制单元包括或门和串联的N+1个D触发器，所述D触发器包括与门、上拉PMOS管、传输门和多个反相器；数据信号D从数据输入端进入传输门并发送至第一反相器，复位信号R从复位信号输入端对第一反相器输出的信号进行反向处理，经过第二反相器的数据输出端输出数据信号Q；将复位信号R与时钟输入端CP端的时钟信号Clk中CP经过与门从第三反相器的输出。 3.根据权利要求2所述的一种用于SAR_ADC的高速数字逻辑电路，其特征在于，当复位信号输入端输入的复位信号R和时钟信号CP都为0时，D触发器的数据输出端Q被复位为0；当复位信号输入端的复位信号R为1，且时钟信号输入端的时钟信号CP为1时，D触发器的数据输出端的输出数据信号Q被刷新为其数据输入端的输入信号D；D 触发器的复位信号R为1，时钟信号CP为0时，D触发器的数据输出端Q保持上一个状态的值；D触发器的复位信号R为0时，比较器的时钟信号CP不能为1。 4.根据权利要求2或3所述的一种用于SAR_ADC的高速数字逻辑电路，其特征在于，所述复位信号输入端是通过内部采样控制信号Clks_in的反相信号Clks_inn进行控制；所述内部采样控制信号Clks_in包括通过将第N+1个D触发器的输出信号和外部采样控制信号输入或门，或门的输出信号即为内部采样控制信号Clks_in。 5.一种用于权利要求1～4任一所述的SAR_ADC的高速数字逻辑电路的采样调节方法，其特征在于，所述方法包括当N次逐次逼近过程完成后，外部采样控制信号Clks仍然为0，第N+1个D触发器产生的输出信号变为1，使得或门的输出信号变为1，从而SAR_ADC立即进入采样状态，同时，前N个D触发器被复位；当外部采样控制信号Clks由0变为1之后，第N+1个D触发器的被复位，其输出信号变为0，或门的输出信号仍然保持为1，使得SAR_ADC仍然处于采样状态，直到外部采样控制信号变为0，采样状态结束，SAR_ADC进入逐次逼近状态。 2
第一节三端稳压IC 电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。 用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，7909表示输出电压为负9V。 78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。（点击这里，查看有关看前缀识别集成电路的知识） 有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为100mA，78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。 因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。电路图如图所示。 注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。 在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，甚至损坏。 当制作中需要一个能输出1．5A以上电流的稳压电源，通常采用几块三端稳压电路并联起来，使其最大输出电流为N个1．5A，但应用时需注意：并联使用的集成稳压电路应采用同一厂家、同一批号的产品，以保证参数的一致。另外在输出电流上留有一定的余量，以避免个别集成稳压电路失效时导致其他电路的连锁烧毁。 第二节语音集成电路 电子制作中经常用到音乐集成电路和语言集成电路，一般称为语言片和音乐片。它们一般都是软包封，即芯片直接用黑胶封装在一小块电路板上。语音IC一般还需要少量外围元件才能工作，它们可直接焊到这块电路板上。
数字逻辑心得体会（精选多篇） 第一篇：数字逻辑心得体会 数字逻辑与系统课程在工科类学科属于普遍的基础性课程，计算机专业、电子信息类专业及其机电类专业都涉及该课程的学习。此次课程培训是以数字逻辑为基础，系统分析为桥梁， 系统综合为目的，全面介绍数字电路的基本理论、分析方法、综合方法和实际应用，并着重从 以下几个方面进行了介绍 1．介绍如何整理、设计电子教案； 2．如何讲好本门课程； 3．教学手段与教学方法在本课程的体现； 4．综合设计实验的设计与实施； 5．国家精品课程的申报与建设。 在解决如何讲好本门课程环节，侯教授提出了“厚理博术、知行相成”的理念，使我对该课程的教学有了更深的认识。在我院的实际教学过程中，由于课时少，实验的课时被大量压缩，侯教授关于课程实验的处理方式给了我们一种全新的方案。侯教授课件中很多flash 动画的灵活应用，也较好的解决了那些用语言无法表达清楚的问题的讲解。 研究性教学和双语教学对年轻教师提出了新的要求。作为一名年轻教师，刚走上讲台不久，在课程的讲授过程中，基本都是采用传统的教学方法，即以讲授为主，实验为辅，案例教学基本没有。平铺直叙和填鸭式教学早被学生所厌倦。刘颖教授的研究性教学极好的调动了学生参与教学的积极性。通过刘颖教授的报告，我深深的感受到数字逻辑与系统课程不仅是一门基础课程，同时也是一门综合性较高的实用课程。研究性教学方式的提出也给我们这些年轻教师提出了新的努力方向。研究性教学虽然给年轻教师提出了更大的要求和较大的压力，但是也是一种努力工作的动力，促进年轻教师的不断成长。同时，娄淑琴教授关于双语教学的报告，也给我们提出了新的要求，自己深深感受到责任的重大，压力也越来越大。但是也激发自己努力的激情与信心。研究性教学和双语教学在一定程度上对年轻教师的科研、应用水平和外语能力等综合素质提出了更高的要求，同时，进一步促进教师阅读国外科技文献、追踪行业发展新动向，保持教师敏锐的学习能力，利于形成新的观点和见解。 通过此次培训，也感受到了师德在教学工作中的重要作用的体会。侯教授及其团队教师的人格魅力在实际教学中起到了很好的促进教学作用。在培训中，很多参加培训的老师被侯教授的敬业精神所感动，所鼓舞，这一点值得我们年轻教师学习并发扬光大。当崇高的师德与高超的教学技术融于一身时，这个才是大师。 在此次培训中，我积极与各院校教师交流，共同探讨该门课程的实际教学中遇到的问题，通过交流大家认为在数字电子技术基础教学工作中遇到的主要困难是：很多学生认为学习数字逻辑课程没用，学习不主动，没有创新意识。并从其它老师处学习到了解决诸如分析键盘译码电路、奇偶检验电路、计算机i/o 接口地址译码电路，设计火灾报警系统、病人呼叫系统、不一致电路、多台电动机控制电路、计数器和寄存器的应用等问题的方法，提出了以问题引导学生积极思
集成电路版图设计实习报告 学院：电气与控制工程学院 专业班级：微电子科学与工程1101班 姓名：孙召洋 学号：1106080113
一、实验要求： 1. 熟悉Cadence的工作环境。 2. 能够熟练使用Cadence工具设计反相器，与非门等基本电路。 3. 熟记Cadence中的快捷操作。比如说“W”是连线的快捷键。 4. 能够看懂其他人所画的原理图以及仿真结果，并进行分析等。 二、实验步骤： 1、使用用户名和密码登陆入服务器，右击桌面，在弹出菜单中单击open Terminal；在弹出的终端中键入Unix命令icfb&然后按回车启动Cadence。Cadence启动完成后，关闭提示信息。设计项目的建立 2、点击Tools-Library Manager启动设计库管理软件。点击File-New-Library 新建设计库文件。在弹出的菜单项中输入你的设计库的名称，比如My Design,点击OK。选择关联的工艺库文件，点击OK。在弹出的菜单中的Technology Library下拉菜单中选择需要的工艺库，然后单击OK。 3、设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。点击选择My Design，然后点击File-New-Cell View。输入子项目的名称及子项目的类型，这设计版图之前我们假定先设计原理图：所以我们选择Composer-Schematic，然后点击OK。 4、进入原理图编辑平台,原理图设计,输入器件：点击Instance按键或快捷键I插入器件。查找所需要的器件类型-点击Browse-tsmc35mm-pch5点击Close。更改器件参数，主要是宽和长。点击Hide，在编辑作业面上点击插入刚才设定的器件。如果想改参数器件，点击选择该器件，然后按Q，可以修改参数器件使用同样的方法输入Nmos,工艺库中叫nch5. 点击Wire(narrow)手动连线。完成连线后，输入电源标志和地标志：在analogLib库中选择VDD和GND，输入电源线标示符。接输入输出标示脚：按快捷键P，输入引脚名称in, Direction选择input,点击Hide，并且和输入线连接起来。同理设置输出引脚Out。 5、版图初步建立新的Cell，点击File-New-Cell View 还是建立名称为inv的版图编辑文件，Tool选择Virtuoso版图编辑软件，点击OK，关闭信息提示框。进入版图编辑环境根据之前仿真所得宽长比和反相器inv或与非门NAND的原理图画出反相器inv或与非门NAND的IC版图； 6、完成后使用版图验证系统进行DRC（设计规则检查）。 三、实验设计规则： 1、Linux常用的文件和目录命令： cd //用于切换子目录 pwd//用于显示当前工作子目录 ls//用于列出当前子目录下的所有内容清单 rm//用于删除文件 touch//用于建立文件或是更新文件的修改日期 mkdir//用于建立一个或者几个子目录