数字集成电路低功耗物理实现技术与UPF
孙轶群sun.yiqun@https://www.doczj.com/doc/4c6263179.html,
国民技术股份有限公司
Nationz Technologies Inc
摘要
本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。
1.0 概述
本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。
2.0 CMOS电路的低功耗设计原理
CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。做低功耗设计，就必须从这些影响功耗的因素下手。
3.0 低功耗设计手段及Library需求
低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。
3.1 0.18um及以上工艺
0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。
动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。
减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。
一般说来，在0.18um工艺下设计电路，主要有以下几种对低功耗设计的考虑。
3.1.1 静态功耗可以忽略
根据现有项目经验可知，利用0.18um工艺Standard Cell设计出来的某芯片，数字逻辑加上Ram和Rom约40万门的电路，在完全静止的状态下，功耗约200uA左右（实测数据为400uA 左右，包括了50uA Flash，30uA的PHY，113uA的VR，其他模拟部分漏电不大，因此这里估算为200uA）。这样的功耗，我们是可以接受的。如果非要减少静态功耗，则可以参照90nm工艺的设计思路，专门设计高阈值电压的MOSFET，或者专门设计切断电源所需的元件，但由此带来设计的复杂性，对0.18um工艺的影响还是很大的。如果设计规模没有那么大，且可以满足应用，往往还是可以忽略这个结果的。
3.1.2 时钟门控减小不必要的动态功耗
在寄存器的电路设计中，时钟输入端都会有一个反向器负载，就算输入端不发生变化，时钟的变化也会造成该反向器的变化，由此产生动态功耗。因此在如果该寄存器输入在某种条件下等于输出（即输出保持）时，可以将时钟门控住，以减少无效的时钟翻转。
时钟门控的实现原理如下图所示：
图3-1 时钟门控原理图
如上图所示，由于现在的设计方式，大多数是同步设计，设计人员只考虑数据路径，时钟往往是不做处理的。因此如果要实现门控，只需要在设计电路时提供可以识别的控制信号，在综合的时候，EDA工具就可以自动插入时钟门控。
利用Design Compiler进行时钟门控单元插入，在读入设计以及时序约束后，需要做以下设置：
1．set_clock_gating_style，设置时钟门控单元插入的约束
2．insert_clock_gating –global，开始插入时钟门控单元；
3．uniquify，将所有时钟门控单元做uniquify操作，以便后续PR
4．hookup_testports -se_port ATPGSE_Pad -se_pin uPad/uATPGSE_Pad/C –verbose，将所有时钟门控单元的scan_enable信号与测试用SE信号连接起来。如果没有ATPG，可以不用该句命令。
5．propagate_constraints -gate_clock，将门控单元信息传递给整个电路。
6．report_clock_gating可以查看时钟门控单元插入的情况，以便做电路修改，或插入时钟门控单元设置的修改。
完成这些设置后，只需要和平常一样做系统综合即可。而在DC 2008.09版本以后，第2~5的步骤都可以省略，在利用compile_ultra进行优化时，第2、3步骤都会被自动执行，第4、5步骤会在insert_dft时被执行。
形式验证工具Formality，在进行形式验证，需要设置verification_clock_gatie_hold_mode为low、high或者any，Formality就可以识别出时钟门控单元，并与RTL进行形式验证了。3.1.2.1. Clock Gating Cells
这里所说的Clock Gating Cell是指专门设计的，集成式时钟门控单元（Integrated Clock Gating Cell，简称ICG），就是利用Latch和与门/或门实现的一个独立的Standard Cell，其优势在于以硬IP实现，时序易于掌握，物理实现中对布局布线有帮助。当然如果单元库中不提供专门的时钟门控单元，EDA工具也可以利用与门、或门、Latch甚至是寄存器等进行门控单元的实现，但效果都没有ICG好用。这里针对ICG的插入进行描述。
图3-1中的门控单元是一种典型的，利用负沿使能Latch以及与门组成的上升沿有效时钟门控单元，只有时钟下降沿后才会将时钟门控住，保证不产生时钟毛刺。
在Liberty格式文件中，某个Cell，需要有clock_gating_integrated_cell，才能让EDA工具认
识到，该Cell是一种ICG。不同的clock_gating_integrated_cell的设置，需要在DC设置set_clock_gating_style时做相应的设置，才可能被使用到，下面列举一些常用的设置：
同时，在ICG的不同Pin上，必须有以下属性，来告诉DC该Pin在ICG的使用中是什么功能（这里只列举常用的信息）：
3.1.3 使用低电压的库进行设计
由于动态功耗中，驱动电压对功耗的影响也相当大，因此，如果能有一套电压只有1V的标准单元库，进行设计，仍然可以达到降低动态功耗的目的。但电压的降低，势必引起元件延时的增加，且由于0.18um工艺下，阈值电压一般在0.4V左右，驱动电压的稳定性需求也相当大，否则，可能会导致致命性的错误。
法国的Dolphin公司是一家致力于低功耗设计的IP提供商，在TSMC、SMIC等Foundry的0.18um工艺下都提供了1V的逻辑单元库。下面列出Dolphin在SMIC 0.18um工艺下设计的一套1V逻辑单元库，和SMIC 0.18um工艺Metro标准单元库进行比较。比较中Metro标准单元库使用1个门的BUFX2M，而Dolphin使用最小的Buffer ni01d1进行比较。
由比较中可以看出，当电压下降到1V后，Rise Energy下降了80％以上，除了由于电压下降引起的功耗降低外，Dolphin应该在电路结构等方面也做了处理，因此不但动态功耗减少了，而且静态功耗也减少了很多。但延时却大了很多，因此如果设计需要翻转的频率不高时，可以考虑利用低功耗的库进行设计，达到降低功耗的目的。如果速度要求很高，这个方法是不可行的。
3.2 90nm及以下工艺
从3.1.3可以知道，降低驱动电压，可以减少动态功耗，但由于电压降低，驱动能力也同时被减弱，因此元件延时较大。为了解决这个问题，工艺尺寸开始减小，以便在减小驱动电压的情况下，增加宽长比（aspect ratio），以达到提高驱动电流的目的，保持元件延时。
同时进入更低尺寸的工艺，氧化层厚度也随之减小，以便减少阈值电压，进一步提高速度。但因为氧化层厚度在减小，漏电电流也变大了。在90nm及以下工艺中，漏电电流开始被设计人员关注。
下面对在90nm工艺下进行低功耗设计及实现的一些手段结合常用EDA工具进行描述。3.2.1 切断未使能电路的电源减小不必要的静态功耗
针对SMIC 0.18um工艺Metro标准单元库以及TSMC 90nmLP工艺高密度标准单元库（dbtcbn90lphdbwptc）进行比较，以一个门的Buffer来举例：
Average Incremental T ypical Rise I ncremental
leakage(nW) Energe
(0.04pf,pJ)
SMIC18 METRO BUFX2M 0.048 - 0.0266 -
TSMC 90LP Biased
Well BUFFD1BWP 0.214 345.83% 0.00272 -89.77%
可以看出，90nm工艺下的静态功耗，已经是0.18um工艺下功耗的3.5倍左右了。根据3.1.1可知，利用0.18um设计出来的，约40万门的电路，静态功耗，大约是200uA（360uW，
0.18um工艺按1.8V供电电压计算）。如果同样规模的电路，放在90nm工艺下，则可能达到
1.26mW左右，即1.05mA左右的静态功耗（90nm工艺按1.2V供电电压计算）。
既然，静态功耗这么大，那么在静止时，怎样才能将这些功耗减小呢？一个非常彻底的方法就是将静止状态电路的电源关断。
为了关断电源，就需要在电源网络和电路之间建立一个电源控制电路，他们被称为电源开关单元（Power Switching Cell），在需要关断时，控制Power Switching Cell将电路的供电关闭，否则打开，提供电源。
由于电源关断后的电路，其输出信号就没有电路驱动，对于其驱动的电路来说，就会出现输入浮空的状态。为了解决这个问题，就需要在关闭电源的电路输出端添加一个额外的保持电路，当其电源关闭后保持输出，而电源打开时，保持电路则表现的像一个Buffer，输出等于输入即可。同时，如果被关闭电源地电路输入固定电压，也可能产生对地的电流，就需要一个特别的单元对该部分电流进行保护。这样的单元被称为隔离单元（Isolation Cell）。一般来说Isolation Cell的输出部分有较大的电容负载，也就是说Isolation Cell的延时将会比较大，对时序有一定的影响，是需要注意的。
当然，对于寄存器来说，如果断电，则原有的数据就无法保存，重新打开电源后，就一定会出现原有数据丢失的情况。因此可以为一些必须保持数据的寄存器建立一个备份设备，电源关闭前，将寄存器的数值保存到备份设备上，电源打开后从备份设备上将数据重新写入寄存器中。这种备份设备叫做保存寄存器单元（Retention Register Cells）。
对于Power Switching Cell、Isolation Cell以及Retention Register Cell，他们在上电之后是不能关闭的，因此使用的电源也和正常功能不同，这些单元被成为常开逻辑单元（Always-On Logic Cells）
下面就各种不同的Cell，描述其原理、库中保存的信息、以及实现流程。
3.2.1.1. Power Switching Cells
原理上说，Power Switching Cell结构如下图所示：
图3-2 Power Switching Cell电路结构示意图
从图中可以看到，Power Switching Cell的设计原理非常简单，VDD的控制（被称为Header Switch），利用一个P-MOSFET来控制，当TURN_OFF信号为高时表示电路关闭，P-MOSFET 关闭，GATED_VDD就不供电了，而TURN_OFF信号为低时表示电路打开，P-MOSFET打开，GATED_VDD等于VDD_SUPPL Y。同理，利用一个N-MOSFET来控制VSS电源是否供电，被称为Footer Switch。
一般来说，只需要使用Header Switch或者Footer Switch就可以实现电路关断，其中Header Switch结构漏电较小，而Footer Switch结构控制效率高，且面积较小。
虽然原理非常容易理解，但电路设计起来非常复杂，需要考虑控制单元对电路供电的能力，考虑不能产生过大的功耗，等等。这里不详细介绍控制单元的设计，详细设计方法可以参看Synopsys公司和ARM公司联合出版的“Low Power Methodology Manual For System on Chip Design.”。
将Power Switch Cell设计成单独的器件，在实现时，控制某一块电路，叫做Coarse Grain Power Switch Cell。
下面是一个Coarse Grain Power Switch Cell的Liberty格式描述
另外，为了更好的控制电源通断控制，可以专门设计带有电源控制的逻辑单元，实现时，不需要添加额外的控制电路，这种电源开关结构叫做Fine Grain Power Switch Cell，结构简单，但每个单元都有一个控制器，面积比较大。
下面是一个Fine Grain Power Switch Cell的Liberty格式描述
3.2.1.2. Isolation Cells
我们知道，在CMOS数字逻辑电路当中，当某根信号为VDD时，我们认为是逻辑1，如果为GND，则认为是逻辑0。但当某块电路不供电后，其输出就失去了驱动，输出网络如果没有其他信号驱动，其电平就会为高阻态，换句话说，就是不知道电压是多少。
因此，在低功耗设计中，如果需要切断某块电路电源的话，则该电路的输出就会出现不定值，而与这些输出连接的电路也就出现输入浮空的状态，因此就需要在关断电路的输出及其连接的模块之间加一个Isolation Cell，在电源关闭时，将输出网络固定在某一个电平上，而打开电源后，该电路的输出等于输入，不影响电路功能。
Isolation Cell可以利用逻辑门来实现，利用与门实现可以使输出在关闭电源时为0，被称为Low Clamped Isolated Signal，利用或门实现可以使输出在关闭电源时为1，被称为High Clamped Isolated Signal，如下图所示，X是输出信号，“ISOLN”和”ISOL”分别是开关控制信号：
图3-3 逻辑门组成的Isolation Cell
利用逻辑门组成的Isolation Cell，会产生延时，对速度很快的电路来说可能会有所影响，因此也可以利用一个N-MOS或者一个P-MOS以Pull-Up和Pull-Down电路实现，但这会产生多驱动问题，不是常用的方法。
利用逻辑门组成的Isolation Cell是常见的Cell，下面所示是一个Isolation Cell的Liberty 格式描述：
cell(isolation_cell) {is_isolation_cell : true ; #定义该Cell是isolation_cell
…
pg_pin(
pg_type : primary_power;
…
}
pg_pin(
pg_type : primary_ground;
…
}
pin (data) {
direction : input;
isolation_cell_data_pin : true ; #被控制的输入Pin
…
}/* End pin group */
pin (enable) {
isolation_cell_enable_pin : true ; #控制信号
…
}/* End pin group */
…
pin (output) { #输出信号
direction : output;
power_down_function : (!pg_pin_name_P + pg_pin_name_G); #电源关闭后进入为power down状态
…
}/* End pin group */
}/* End Cell group */
3.2.1.3. Retention Register Cells
对于寄存器来说，当电源关闭后，其保存的数据也就不存在了，如果有些寄存器的数据，希望在断电后继续保持，则需要使用一个专门的Retention Register Cell，在断电前把寄存器的值锁存起来，重新打开电源后将数值存回寄存器去。而该寄存器在断电时，会有一部分电源一直有电。
下图所示，是一种常用的Retention Register Cell基础结构：
图3-4 Retention Register Cell基础结构图
如上图所示，Master/Slave Latches是常规的寄存器，工作在VDD_SW电压域，也就是可以关断的电压域，D、CLK、RESETN和Q是寄存器的控制和输出信号。RET电路工作在VDD 电压域，不会被关闭，当“SA VE”信号有效，RET会把寄存器的值保存起来，而RESTORE 有效，RET将保存的数值写入寄存器中（“SA VE”和“RESTORE”具体时序关系需要参考IP 提供商提供的数据，这里只是说明一下其功能）。
需要注意的是，一个Retention Register Cell比普通寄存器面积要大约20％，如果设计的鲁棒性好一些，甚至会大超过50％的面积。
Retention Register Cell不但是可以保持寄存器的值，还可以保持Latch的值，两种不同的结构图如下所示：
图3-5 Retention Cell的电路结构示意图
图中(a)表示寄存器的Retention Cell，当Save和Restore都是0的时候，使能保持电路不工作，而寄存器的置位和复位端无效，寄存器正常工作。需要进入Sleep模式，首先需要停止寄存器的Clk（Clk_On信号关闭），接着准备进入Sleep模式。当Save为1后，Q端数据被采集进保持电路中，然后可以关闭电源（Power_on关闭）。打开电源后（Power_on打开），将Restore置1，如果保持电路输出为1，则对寄存器做异步置位，否则做异步复位，使寄存器输出与保持电路一致。需要注意的是，Save为从0置1后，不可以再有时钟改变Q端输出，且Save必须有一定的宽度，保证Q端数据被记录下来，同时关闭电源一定要等数据被保持下来后才可以进行。打开电源后，Restore一定要保持一定的时间，使寄存器充分复位或置位，同时在下一个时钟沿到来之前，一定要将Restore清0，否则Q端就不会发生变化，电路可能就会出错。当数据被读回后，就可以打开时钟（Clk_On打开），开始正常工作了。时序示意图如下所示：
图3-6 Retention Register工作时序示意图
图中(b)是一个Retention Latch的电路结构示意图，原理与寄存器的Retention Cell类似，这里就不详细描述了。
下面所示是一个Retention Cell的Liberty格式描述，描述是基于一个常见寄存器或Latch的格式上进行的：
retention_cell_style主要是定义一个器件识别名，不同功能名字不能一样。这里所说的功能，不止是寄存器或latch的功能，还需要考虑到save和restore过程是否一致。
retention_pin是的定义表示该pin是与retention cell功能有关的，其中pin_class可以是restore、save、save_restore，其中restore和save分表表示该pin是restore功能和save功能，而save_restore表示该pin根据不同电平为save或restore功能。disable_value表示save或者restore无效时的电平是1还是0。
需要注意的是retention_pin定义时一定要有related_power_pin和related_ground_pin定义其所述的电源域，否则编译时会报Warning，并为该Pin定义primary_电源域。
同时对于latch和寄存器的Retention Cell的latch和ff组描述，会与正常的latch和寄存器有所不同，如下，加粗字体为不同的部分：
3.2.1.
4. Always-On Logic Cells
有些Cell是不能够被关闭的，如Power Switch Cell、Retention Register Cells、Isolation Cells，
他们就被称为Always-On Logic Cells。在这些Cell的Liberty格式描述中就会有一个属性“always-on”是true。同时对于Always-On Logic Cells，pg_pin描述一般都会有两组，primary 和backup，工具看到该cell为Always On，就会把2组电源地都接到长开的电源/地上。
3.2.2 利用不同VT值的库，实现静态功耗和时序的平衡（Multi-VT）
随着工艺尺寸的减小，Oxide层厚度的减少，VT值也一直在减少，这是为了在驱动电压较低的情况下，提高驱动速度。但同时静态功耗也随之增加。
对电路设计来说，并不是每一个部分的电路，路径延时都需要那么小，对于一些非关键路径来说，如果能够使用高VT值的元件，则可以在满足时序的前提下减小静态功耗了。
在同一种工艺下，实现不同的VT值，可以使用井偏置（Well Bias）技术，使Substrate的电压与Source的电压存在一定的电压差，就可以改变VT值了。使用较多的方法是分别对N-MOSFET和P-MOSFET增加1层Mask来提高VT，或减小VT。
通常情况下IP提供商会提供多套不同的单元库，按照不同的VT值进行设计。如TSMC 90nm LP工艺的单元库，就会提供普通VT、High VT、Low VT以及Ultra Low VT四套单元库。下面TSMC 90nm LP的四套单元库进行分析：
area
(um*um)Average leakage(nW)Rise delay
(0.04pf,ns)Typical Rise Energe
(0.04pf,pJ)dbtcbn90lphdbwphvttc BUFFD1BWPHVT2.19520.0170.24440.002716dbtcbn 90lphdbwptcBUFFD1BWP2.19520.2140.2371760.00272dbtcbn90lphdbwplvttc BUFFD1B WPLVT2.19520.4120.2171840.002616dbtcbn90lphdbwpulvttc BUFFD1BWPULVT2.1952 5.0550.1935560.003624
表格中dbtcbn90lphdbwptc是正常VT的库，dbtcbn90lphdbwphvttc是High VT的库，dbtcbn90lphdbwplvttc是Low VT的库，dbtcbn90lphdbwpulvttc是Ultra Low VT的库。分析时使用1个门的Buffer来进行，面积上都是2.195um^2。
静态漏电功耗，High VT库中，1个门只有0.017nW，甚至比SMIC18 METRO 1个门的漏电功耗还低（参看3.2.1）。随着VT的减小，静态功耗逐渐变大，到Ultra Low VT时，其静态功耗，1个门就有5.055nW。但也因为VT很高，High VT的Buffer延时很慢，比Ultra Low VT减慢了约27％。
从表格看来，延时的变化并不非常明显，如果在时序上要求不是很高，则尽量还是需要使用High VT的库来实现
3.2.2.1. 常用EDA工具中Multi-VT的实现方法
从Synopsys Multi-VT实现过程主要是在逻辑综合（Logic Synthesis）阶段。DC完成Multi-VT 的实现，主要是在target_library中找出可以使用的所有逻辑单元，并在满足时序约束的情况下，使用最低leakage power的单元进行实现。
其实现步骤可以如下：
setup时序做稍紧一些的约束，使结果进入PR工具后还能够满足时序，如果进入PR后仍然无法满足setup 时序，PR工具也可以利用类似的原理进行优化。
如在IC Compiler里，在布线后优化时可以使用如下语句来进行优化：
physopt –preserve_footprint –only_power_recovery –post_route –incremental
这里设置了-preserve_footprint以及-only_power_recovery，因此只是针对相同footprint的单元做漏电功耗优化，也就是说如果某个使用了High VT X2的Buffer需要减小延时，则可以替换成Low VT X2的Buffer，这样做可以保持原有的布线结果。
当出现Multi-VT的单元库后，每个单元库都会多一个default_threshold_voltage_group以及threshold_voltage_group属性来说明该单元库是High VT、标准VT还是Low VT。可以利用report_threshold_voltage_group（DC和IC Compiler都支持）指令报出设计中每种单元库单元占整个设计的百分比，如High VT的单元库占60％，标准VT占25％，等。这样做可以使设计者了解不同VT对自己设计的影响，如果速度不快，则Low VT的库可能占用很少，甚至没有使用，那么完全可以在设计过程中直接不使用该库。
如果库中没有default_threshold_voltage_group变量，我们可以在DC中设置：
set_attr -type string dbtcbn90lphdbwphvtwc.db: dbtcbn90lphdbwphvtwc default_threshold_voltage_group HVT
3.2.3 时钟门控减小不必要的动态功耗
时钟门控单元的插入在3.1.2已经有所描述，这里就不多进行描述了。同样的，标准单元库必须提供相应Cell的库才可以实现。
3.2.4 多供电电压，实现动态功耗与时序的平衡（Multi-Voltage）
我们知道，降低驱动电压VDD，是减小动态功耗最快的方法，因此在满足时序的情况下，适当降低驱动电压，可以有效的减小动态功耗。而设计中可以使用多驱动电压的设计方法，对于速度要求快的电路，供高一些的驱动电压，如1.3V，而速度要求不高的模块，则只需要供比较低的驱动电压，如1.0V。
对于逻辑综合来说，DC中，首先需要对不同电压域的电路设置不同的operating_condition，综合工具就可以对该电压域电路进行初步分析和优化了。如果使用UPF，则可以直接使用
compile之后再做一次是为了查看compile后，电路结构域UPF的描述是否正确。
接着，需要在不同电压电路之间，添加Level_shifters，进行电压转换。如下所示：
check_level_shiftersinsert_level_shifters –all_clock_nets -verbose
DC会根据不同电压域设置operating condition中voltage的数值或者UPF中的描述，查找Level Shifter Cell中input_voltage_range和output_voltage_range满足这些电压域需求的元件，在2个电压域的数据交互信号上添加Level Shifter Cells。
3.2.
4.1. 常用EDA工具中Multi-VT的实现方法
Level Shifters主要是在多供电电压设计中，在2个不同电压域之间进行电压转换的器件，将某个电压域输出的逻辑电平转换成另外一个电压域可以识别的逻辑电平。
从功能上来看，就像一个Buffer。
下面描述的是level_shifter的Liberty格式：
3.2.
4.2. Liberty PG Pin格式
Liberty PG Pin格式，就是在传统的Liberty格式文件中，加上与Power有关的信息。在工艺尺寸较大的时候，逻辑单元基本上只工作在一个电源系统中，但在使用多电压设计的小工艺尺寸库文件中，则需要告诉分析工具，该Cell的电源和地是接在哪里的，每个pin所处的电压域在哪里？（实际上IO设计中应该已经有类似的数据，但因为不涉及到多电压设计的方法，在传统的IO Liberty中也很少见到PG Pin的格式）
下面所示是PG Pin格式的描述
在PG Pin格式中，有一个pg_type的属性，下表描述该属性的含义：
3.2.
4.3. 电压和频率的Scaling分析
有的时候，IP提供商可能无法提供足够的单元库，例如提供商可能提供了1.4V的单元库和1.0V的单元库，但我们希望提供一个1.2V的电压，则需要进行电压的Scaling。
首先我们需要建立一个独立的operating_conditions，基于slow_14V的库，电压是1.2V：create_operating_conditions –name slow_12V –library slow_14V –process 1 –voltage 1.2 –temperature 125
然后对于需要使用1.2V的子电路，需要设置operating_condition为slow_12V。分析和优化工具，会首先根据slow_14V提供的model计算出在1.4V驱动下，延时、功耗、电容等信息，然后利用slow_14V提供的k_factor进行scaling，计算出1.2V条件下的数值。
利用这个方法可以在IP提供商没有提供所需分析环境的情况下，利用已有模型估计出在其他环境中出现的情况。但需要注意的是，当条件相差很大时，Scaling的结果偏差会很大，建议不要使用这种方式进行sign-off工作。
至于频率Scaling，则是在应用过程中可以减少频率，以减少翻转率，达到低功耗应用的需求。
Scaling的使用最好不要超过标准单元库的10%，否则结果完全不可行，同时如果采用CCS 格式的电流源模型Liberty，则Scaling结果会比普通的NLDM格式Liberty更精确一些。3.3 其他未提及工艺
实际上，上述提到的2种工艺范围，甚至是现在已有的所有工艺技术，从本质上想进行低功耗设计，其思路都是一致的，方法无外乎关断电源、低压驱动（多电压混合设计）、Multi-VT 等方法，只是当工艺尺寸下降到一定程度后，IP提供商能提供足够的数据，使EDA工具直接使用，减少工程师重复劳动的工作量。
所以低功耗设计，首先应该从系统设计下手，在一个设计中，应该使用怎样的低功耗策略，采用那种工艺尺寸，有没有合适的单元库，如果没有库，是否自己可以设计，这些都必须首先考虑清楚。而工具，只是为了帮助我们实现自己的想法。
4.0 一个低功耗设计实现的例子
这里提供一个DEMO（pl8051_extend_chip），可以使读者更快的理解低功耗设计的基础。下图所示，是该设计的功能结构图：
图4-1 pl8051_extend_chip功能结构图
由图4-1可以看出，整个设计主要是由一个8051控制器，通过SFR总线对其他模块进行控制，U_Des是一个算法模块，U_Pcu是功耗控制单元（Power Control Unit）。整个设计都在Clk的控制下进行工作，只有U_Des工作在ClkF下。
这里假设Clk（28ns）是ClkF（7ns）的4分频时钟，且与ClkF同源同向，这样才可以保证
U_Des控制的正确性。
由于U_Des需要在较快的频率下工作，因此需要对U_Des进行一些特殊的设计，也就是对整个设计进行低功耗设计，如下所示：
图4-2 低功耗设计方案示例
上图主要描述以下信息：
1. 2个电压域，TOP以及DES_DOMAIN。
2. 电源设计外部提供，分1.2V的VDD12和1.0V的VDD10
3. 设计中除DES电路几乎所有电路工作在1.0V的VDD电压域。
4. U_Des由于工作速度要求较高，工作在1.2V的VDD12电压域DES_DOMAIN，但由于不使用的时候需要关断，以降低静态功耗，因此，通过一组PowerSwitch进行控制，控制信号来源为U_Pcu的PcuSfrDatOut[0]输出。该电压域与TOP电压域共用VSS地信号。
5. 由于U_Des电路处于VDD12电压域，而U_Pcu处于VDD电压域，因此需要添加Level Shifter进行电平转换。
6. U_Des电路输出信号，需要通过一个Isolation Cell，在关断电源时提供稳定电平，而该电平为1.2V，因此还需要利用Level Shifter转换成1.0V电压域信号，Isolation Cell的Enable 信号来自于U_Pcu模块的PcuSfrDatOut[1]信号。
7. U_Des电路中的寄存器需要使用Retention Register，save和restore控制信号分别来自于U_Pcu输出PcuSfrDatOut[2]和PcuSfrDatOut[3]经过Level Shifter产生的信号。Synopsys公司为低功耗设计提供了一整套的解决方案，即UPF设计流程。UPF（Unify Power Format）是一种描述功耗设计思想的文件，Synopsys Galaxy Implementation Platform只需要读取UPF文件，就可以将低功耗设计思路实现，而Synopsys Discovery Verification Platform 读取UPF后，可以对低功耗思路以及最终实现的电路进行验证。
接下来，我们利用UPF描述该DEMO的功耗设计思路。
4.1 申明电压域以及虚拟电压接口
首先申明电压域，并申明VDD、VDD12以及VSS等电压端口：
根据上述指令，工具会识别出如下图所示中画圈的信息，电压域及虚拟电压端口开始出现：
图4-3 电压域及虚拟电压端口信息
需要注意的是电压端口只不过是虚拟存在的，并不是一定在顶层连接。
4.2 申明电源网络
接着申明每个电压域中的电源网络，建议从顶层往底层进行申明，如首先申明TOP的VSS，
以上语句添加下图中画圈部分：
图4-4 产生顶层电源网络
接着申明DES_DOMAIN的电源网络，但需要注意的是，如果需要插入Level Shifter，最好是在与其有连接关系的电源域（TOP）同时申请电源线，并连接起来：
以上语句添加下图中画圈部分：
图4-5 子电路的电源网路申明
然后将电源网络和电源端口连接起来：
图4-6 连接电源网络和电源端口
最后为每个电源域申明主电源网络来源，主电源就是该电压域普通逻辑工作使用的电源：
做完这一步，电源网络申明基本完成
4.3 添加Power Switch
这添加Power Switch主要是2步，第一步创建Power Switch，第二步map Power Switch。可以参看以下脚本进行：
毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm 工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预
TMR 超低功耗全极磁开关 概述 是一款集成了隧道磁阻（TMR ）传感器和CMOS 技术，为高灵敏度、高速、低功耗、高精度应用而开发的全极磁开关。采用高精度推挽式半桥TMR 磁传感器和CMOS 集成电路，包括TMR 电压发生器、比较器、施密特触发器和CMOS 输出电路，能将变化的磁场信号转化为数字电压信号输出。通过内部电压稳压器来提供温度补偿电源，并允许宽的工作电压范围。以低电压工作、1微安级的供电电流、高响应频率、宽的工作温度范围、优越的抗外磁干扰特性成为众多低功耗、高性能应用的理想选择。采用两种封装形式：SOT23-3和TO-92S 。 功能框图 产品特性 ? 隧道磁电阻 (TMR) 技术 ? 1.5微安超低功耗 ? 高频率响应可达1kHz ? 全极磁开关 ? 高灵敏度，低开关点 ? 宽工作电压范围 ? 卓越的温度稳定性 ? 优越的抗外磁场性能 典型应用 ? 流量计，包括水表、气表和热量表 ? 接近开关 ? 速度检测 ? 线性及旋转位置检测 磁开关MRS201MRS201MRS201MRS201MRS201MRS201
管脚定义 TO-92S SOT23-3 极限参数 性能参数(V CC = 3.0V, T A = 25°C) 注：在以上测试中，电源和地之间需连接一个0.1μF的电容。
磁特性(V CC = 3.0V, T A = 25°C) 电压和温度特性 输出和磁场关系 注：上电时，在工作磁场为零时，输出信号为高电平。 磁场感应方向磁场强度
MRS201应用指南 封装尺寸 SOT23-3封装图： 平行于TMR 传感器敏感方向的磁场超过工作点门限︱B OPS ︱(︱B OPN ︱)时，输出低电平。当平行于TMR 传感器敏感方向的磁场低于释放点︱B RPS ︱(︱B RPN ︱)时，输出高电平。磁场工作点和释放点的差值就是传感器的回差B H 。 为了降低外部噪音，推荐在传感器电源和地之间增加一个滤波电容（靠近传感器）。如应用电路图所示，典型值为0.1μF 。 MRS201
降低功耗的方法：软件和硬件两方面。 1 硬件设计 1.1 选用尽量简单的CPU内核。 单片机的运行速度越快，功耗越大。复杂的CPU内部集成度高，工功能亲强大，但片内晶体管多。漏电电流过大。 1.2选用低电压系统 低电压供电系统可以降低系统的工作电流，从而降低功耗。 1.3 选择带有低功耗模式的系统 1.4 选择合适的时钟方案 1）系统总线频率尽量低。 单片机内部总电流消耗分为：运行电流和漏电流。 单片机集成度越高环境温度越高，漏电流越大。 单片机的运行电流几乎和他的时钟频率成正比。所以子啊满足系统要求的前提下时钟频率尽量小。 2）时钟设计方案 是否使用锁相环。使用内部晶振还是外部晶振。单片机时钟频率可以由软件控制。单片机使用外部较低的振荡器，通过软件控制，系统可以在一个很大的范围内部调整，得到较高的总线时钟。使用外部晶振且不使用锁相环是功耗最小的一种。 可以根据系统需求使用双时钟：一个高速时钟一个低速时钟。处理事件时使用高速时钟，空闲时使用低速时钟。可以有有效降低功耗。
2 应用软件设计 2.1 中断代替查询服务。中断方式CPU在无任务是可进入待机模式。而查询模式CPU必须不断地访问IO口，故功耗较大。 2.2 用宏代替用子程序。调用子程序需要在RAM中进行入栈出栈的操作，带来不必要的功耗。宏在编译时展开，程序顺序执行，功耗低。但代码量大。 2.3 减少CPU的运算量 1）用查表的方法代替实时计算。 2）避免计算过程中的过度运算。 3）尽量使用短的数据类型。 2.4 让IO口间歇运行。不用的IO口设置成输入或输出，用上拉电阻拉高。 低功耗动态时钟实现 MSP430基础时钟模块包含以下3个时钟输入源。 1)LFXT1CLK 低频时钟源：由LFXT1振荡器产生(如图2所示)。通过软件将状态寄存器中OSCOff复位后，LFXT1开始工作，即系统采用低频工作。如果LFXT1CLK没有用作SMCLK或MCLK信号，则可以用软件将OSCOff置位，禁止LFXT1工作。 2)XT2CLK高频时钟源：由XT2振荡器产生。它产生时钟信号XT2CLK，其工作特性与LFXT1振荡器工作在高频模式时类似。可简单地通过软件设置XT2振荡器是否工作，当XT2CLK没有用作SMCLK或
https://www.doczj.com/doc/4c6263179.html,/inform ation/snug/2009/low-power-impleme ntation-flow-based-ieee1801-upf 基于IEEE1801(UPF)标准的低功耗设计实现流程 Low-power Implementation Flow Based IEEE1801 (UPF) 郭军, 廖水清, 张剑景 华为通信技术有限公司 jguo@https://www.doczj.com/doc/4c6263179.html, liaoshuiqing@https://www.doczj.com/doc/4c6263179.html, zhangjianjing@https://www.doczj.com/doc/4c6263179.html, Abstract Power consumption is becoming an increasingly important aspect of ASIC design. There are several different approaches that can be used to reduce power. However, it is important to use these low-power technology more effectively in IC design implementation and verification flow. In our latest low-power chip, we completed full implementation and verification flow from RTL to GDSII successfully and effectively by adopting IEEE1801 Unified Power Format (UPF). This paper will focus on UPF application in design implementation with Synopsys low power solution. It will highlight that how to describe our low-power intent using UPF and how to complete the design flow. This paper first illustrates current low-power methodology and UPF?s concept. Then, it discussed UPF application in detail. Finally, it gives our conclusion. Key words: IEEE1801, UPF, Low-Power, Shut-Down, Power Gating, Isolation, IC-Compiler 摘要
如何进行低功耗设计 现在电子产品，特别是最近两年很火爆的穿戴产品，智能手表等都是锂电池供电，如果采用同样容量大小的锂电池进行测试不难发现电子产品低功耗做的好的，工作时间越长。因此，低功耗设计排在电子产品设计的重要地位。 最近做穿戴产品设计，面临的第一个问题就是低功耗设计。经过这两天的认真分析总结，将低功耗设计的方法总结，以飨网友。 首先，要明白一点就是功耗分为工作时功耗和待机时功耗，工作时功耗分为全部功能开启的功耗和部分功能开启的功耗。这在很大程度上影响着产品的功耗设计。 对于一个电子产品，总功耗为该产品正常工作时的电压与电流的乘积，这就是低功耗设计的需要注意事项之一。 为了降低产品的功耗，在电子产品开发时尽量采用低电压低功耗的产品。比如一个产品，曾经用5v单片机正常工作，后来又了3.3v的单片机或者工作电压更低的，那么就是在第一层次中进行了低功耗设计，这也就是我们常说的研发前期低功耗器件选择。这一般需要有广阔的芯片涉猎范围或者与供应商有良好的沟通。 其次是模块工作的选择控制，一般选择具有休眠功能的芯片。比如在设计一个系统中，如果某些外部模块在工作中是不经常使用的，我们可以使其进入休眠模式或者在硬件电路设计中采用数字开关来控制器工作与否，当需要使用模块时将其唤醒，这样我们可以在整个系统进入低功耗模式时，关闭一些不必要的器件，以起到省电的作用，延长了待机时间。一般常用方法：①具有休眠模式的功能芯片②MOS管做电子开关③具有使能端的LDO芯片。 再次，选择具有省电模式的主控芯片。现在的主控芯片一般都具有省电模式，通过以往的经验可以知道，当主控芯片在省电模式条件下，其工作电流往往是正常工作电流的几分之一，这样可以大大增强消费类产品电池的使用时间。同时，现在一些控制芯片具有双时钟的模式，通过软件的配置使芯片在不同的使用场合使用不同的外部始终从而降低其功耗。这与始终分频器具有异曲同工之妙，不同之处想必就是BOM的价格问题。现在火爆的APPLE WATCH 就是低功耗的一个例子：全功能运行3-4小时，持续运行18小时。 主控芯片或者相关模块唤醒的方式选择。通常进过以上的步骤设计好了硬件结构，在系统需要省电，在什么时候进入省电模式，这一般在软件设计中实现，但是最主要还是需要根据产品的功能特性来决定了。当系统进入了省电模式，而系统的唤醒也需要控制。一般系统的唤醒分为自动唤醒和外部唤醒。 A、自动唤醒是使用芯片内部的定时器来计时睡眠时间，当睡眠时间达到预定时间时，自动进行唤醒。这与我们使用的看门狗或者中断有比较相近之处，不同就是其工作与否的时序。 B、外部唤醒就是芯片一直处于一种休眠状态，当有一个外部事件(主要是通过接口)来对芯片进行一个触发，则芯片会唤醒，在事件处理之后消除该触发事件而在此进入休眠状态。因此，根据系统的特性，就需要进行软件设计时，来决定如何使用睡眠及唤醒，以降低系统的功耗。 最后说说功耗的测试，功耗测试分为模块功耗和整机功耗，模块功耗需要测试休眠时功耗和工作时功耗。整机功耗分为最大负荷工作时功耗和基本功能时功耗和休眠时功耗。在前期的测试中我用直接用UI来进行测量，关于如何进行高精度低功耗产品的测量，在下篇中进一步说明。
超低功耗电路的设计原则及设计分析 以手机为代表的电池供电电路的兴起,为便携式仪表开创了一个新的纪元。超低功耗电路系统(包括超低功耗的电源、单片机、放大器、液晶显示屏等)已经对电路设计人员形成了极大的诱惑。毫无疑问,超低功耗电路设计已经对低功耗电路提出了挑战,并将扩展成为电子电路中的一个重要应用领域。 虽然超低功耗设计仍然是在CMOS集成电路(IC)基础上发展起来的,但是因为用户众多,数千种专用或通用超低功耗IC不断涌现,使设计人员不再在传统的CMOS型IC上下功夫,转而选择新型超低功耗IC,致使近年来产生了多种超低功耗仪表。电池供电的水表、暖气表和煤气表近几年能够发展起来就是一个证明。目前,电池供电的单片机则是超低功耗IC的代表。 本文将对超低功耗电路设计原则进行分析,并就怎样设计成超低功耗的产品作一些论述,从而证明了这种电路在电路结构和性价比等方面对传统电路极具竞争力。 1 CMOS集成电路的功耗分析 无论是低功耗还是超低功耗IC,主要还是建立在CMOS电路基础上的。虽然超低功耗IC 对单元电路进行了新形式的设计,但作为功耗分析,仍然离不开CMOS电路基本原理。以74系列为代表的TTL集成电路,每门的平均功耗约为10mW;低功耗的TTL集成电路,每门平均功耗只有1mW。74系列高速CMOS电路,每门平均功耗约为10μW;而超低功耗CMOS 通用小规模IC,整片的静态平均功耗却可低于10μW。传统的单片机,休眠电流常在50μA～2mA范围内;而超低功耗的单片机休眠电流可达到1μA以下。 CMOS电路的动态功耗不仅取决于负载,而且就电路内部而言,功耗与电源电压、集成度、输出电平以及工作频率都有密切联系。因此设计超低功耗电路时不得不对全部元件的内外性质做仔细分析。 CHMOS或CMOS电路的功耗特性一般可以表示为: P=PD+PA
MCU低功耗的三种实现方法 MCU低功耗的三种实现方法 近年消费性电子商品与计算机产品隔阂日小，从最现实的角度来看，智慧生活的抬头、让消费性电子产品功能需求越来越高、设计越来越复杂，在在制造了品牌商不得不采用低功秏MCU的契机。为了让控制器的耗电量达到最低。达成的方式大概有以下三种：降低工作模式时的功秏、减少休眠模式的功秏、以及缩短由休眠到工作的唤醒时间。 工作模式时的功秏减低是最先被克服的任务，目前推出低功秏MCU的厂商多半已经做到。其中最大眉角在于，必须利用较低的系统频率或运行电压来节省功耗，但是不可以影响到产品的效能。整合电源管理是一个不错的方法，在此领域有着墨的厂商如TI，ST，Silicon Labs都有相应措施。Silicon Labs微控制器产品营销总监Mike Salas表示，整合专有的DC-DC转换器，可以让运作模式的操作电压降至0.9V，原本必须使用2颗电池才能操作、也可因此而只要1颗就能使用相同功能。 而休眠模式的功秏控制，业界的共识可分成两方向：向下压低休眠时的最低功秏，以及，提供不同等级的待机模式。意法半导体大中华暨南亚区产品营销经理杨正廉说，现在的低功耗MCU可以针对不同的省电模式进行动态调整，依据使用状况不同，自动关闭不需要的功能，至低的功耗仅0.27A，几乎是个电表无法侦测出来的数字。 从终端产品的角度看，需要低功秏MCU，许多是属于长时间休眠状态、但是只要需要工作，就必须迅速站上岗位开始运作，最简单的例子就是烟雾
侦测器。从MCU本身的设计来看，从休眠到运作的转换时间如果太长，等于白白浪费了等候期间的电流损耗。所以，要从低功耗到超低功耗，一分一秒都得锱铢必较。 Mike Salas强调，降低功秏的三项要素都很重要，但最重要的事情是齐头并进才能集其大成。杨正廉也说，休眠时保持超低功耗固然重要，但在此之外，也务求迅速唤醒、以最低功秏完成工作后，再以最快速度回归休眠状态；才能将整体系统层级的功耗降到最低。
对半导体技术、微电子技术、集成电路技术三者的浅略认识 一、半导体技术、微电子技术、集成电路技术三者的联系与区别 我们首先从三者的概念或定义上来分别了解一下这三种技术。 半导体技术就是以半导体为材料，制作成组件及集成电路的技术。在电子信息方面，绝大多数的电子组件都是以硅为基材做成的，因此电子产业又称为半导体产业。半导体技术最大的应用便是集成电路，它们被用来发挥各式各样的控制功能，犹如人体中的大脑与神经。 微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术，是建立在以集成电路为核心的各种半导体器件基础上的高新电子技术，为微电子学中的各项工艺技术的总和。 集成电路技术，在电子学中是一种把电路小型化的技术。采用一定的工艺，把一个电路中所需的各种电子元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。（以上三者概念均来源于网络）这般看来，三者概念上互相交叉，却也略有区别。依我这个初次接触这三个名词、对电子信息几乎一窍不通的大一新生来看，半导体技术是其他二者技术的基础，因为半导体是承载整个电子信息的基石，不管是微电子还是集成电路，便是以半导体为材料才可以建造、发展。而微电子技术，个人感觉比较广泛，甚至集成电路技术可以包含在微电子技术里。除此之外，诸如小型元件，如纳米级电子元件制造技术，都可以归为微电子技术。而集成电路技术概念上比较狭窄，单单只把电路小型化、集成化技术，上面列举的小型元件制造，便不能归为集成电路技术，但可以归为微电子技术。以上便是鄙人对三者概念上、应用上联系与区别的区区之见，如有错误之处还望谅解。 二、对集成电路技术的详细介绍 首先我们了解一下什么是集成电路。 集成电路是一种微型电子器件或部件。人们采用一定的工艺，把一个电路中所需的各种元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母“IC”表示。当今半导体工业大多数应用的是基于硅的集成电路。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。 而简单来说，集成电路技术便是制造集成电路的技术方法。它涉及半导体器件物理、微电子学、电子学、无线电、光学以及信息学等学科领域的知识。 从产业分工角度，集成电路技术可以分为集成电路加工技术、集成电路测试封装技术以及集成电路设计技术等几方面。 1. 集成电路加工技术 集成电路加工技术主要是通过物理或化学手段在硅材料上生成半导体器件（比如场效应管）以及器件之间的物理互连。这些器件以及器件之间的互连构成的电路功能要符合系统设计要求。集成电路加工技术涉及的知识包括半导体器件物理、精密仪器、光学等领域，具体应用在工艺流程中，包括注入、掺杂、器件模型、工艺偏差模型、成品率分析以及工艺过程设计等。在近十几年的时间里，集成电路加工工艺水平一直按照摩尔（Moore）定律在快速发展。 2.集成电路测试、封装技术 集成电路测试包括完成在硅基上产生符合功能要求的电路后对裸片硅的功能和性能的
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。
2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。
便携式产品低功耗电路设计的综合考虑 集成电路和计算机系统的发展对低功耗的要求越来越高 分析了功耗产生的主要原因以及与成本的关系 如今为了适应这一变化 低功率逻辑电路的标准被定义为每一级门电路功耗小于1.3uW/MHz最终用户认为 对于总体系统设计来说这是电子工业发展的必然趋势更轻和功能更强大的最终产品 从功率观点看设计任务将变得更加艰巨 就是单个或一组充电电池能维持设备连续几天的工作 另外绿色所有政府部门采购的台式电脑必须符合功耗要求 ＶＬＳＩ技术公司移动产品部销售经理Barta指出深绿色 这些机器将挂起所有操作直到被相关激励信号唤醒后才进入正常运行模式 ARPA?y?ú??μí1|?êμ?×óáìóò×÷é?è??D?? ê1D?ò?′úμ?×ó?μí3μ?1|o?????μíóú??óD?μí3μ?1|o? ?÷?tμ??′1üàíμè?÷??áìóò?Dμ??è????ê? òò?a?aá???áìóòé??°′óá?μ??ìo?D?o?′|àí 随着每隔几年电路密度的成倍增大难度越来越大 LSI逻辑公司ASIC市场部副总裁Koc说２００ｋ门数的芯片 这么大的功率已经远远超过了封装的散热能力 因为高温工作会给集成电路带来可靠性和功能性问题 与温度有关的这些故障模型包括工作器件故障以及电流密度 低功率应用 在电池供电模式下由于受便携式电脑的实际尺寸和重量限制也限制了电池的大小和重量
低功率系统的另一个例子是蜂窝电话模拟电路 电池在充电一次后接收模式下工作一整天 一般来说而现在系统设计都将功耗作为其中的一项重要性能指标 同时也带来功耗问题但利用适当的功率控制方法或创新性设计可以获得多种解决方案 首先则速度越慢 会减小电容充放电的电流或负载驱动电流较低的电压将导致较低的输出功率或较低的信号幅度 产生功耗的原因 整体的功耗取决于诸多因素封装密度产品性能和供电电压往往速度越高功耗越大 它通常由负载器件和寄生元件产生 在电阻性负载电路如模拟电路中更是如此 电路中的导线(金属导线)和层间寄生电阻会产生静态阻抗功耗 有源器件的正常工作模式可用一条转移曲线和某些I-V特性来描述 适用于全部有源器件对无源和有源器件来说 在CMOS电路中I-V转移曲线是一个瞬态函数 从一个状态转移到另一个状态不消耗功率转移曲线并不是理想的方形理论上看 具有零内阻的开关器件会在电源与地之间形成直接短路的现象 最大的功耗来自于内部和外部电容的充放电 据此 峰值电流I=C(V/T)T是上升或下降沿时间因此峰值电流通常都比较大此时C 是指输出端的负载电容F则是开关频率 所需要的电源电压也越高由此产生的影响涉及到电源总线母板布线另外 因此可能会影响到系统的总体封装
集成电路设计综述 杨超 （湖南工学院电气与信息工程学院湖南衡阳421000）【摘要】本文介绍了集成电路设计的各个阶段及其基本的特征,把集成电路设计流程划分为三个阶段: 需求分析系统设计、逻辑设计、物理设计, 并通过对每一阶段的叙述, 同时介绍了集成电路设计的方法和基本知识。最后描述了集成电路设计面对的问题和前景,集成电路技术遵循摩尔定律发展进入了纳米尺度, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题. 微电子技术的发展已经进入了“功耗限制” 的时代, 功耗成为集成电路设计和制备中的核心问题。降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力。低功耗集成电路的实现是一项综合的工程, 需要同时考虑器件、电路和系统的功耗优化, 需要在性能和功耗之间进行折中. 随着集成电路进入纳米尺度, 适于低功耗应用的CMOS 技术平台由于MOSFET 泄漏导致的电流增大、寄生效应严重等问题愈发突出，目前的许多低功耗技术成为了“治标” 的解决方案, 难以从根本上解决集成电路发展中遇到的“功耗限制” 问题, 一定程度上影响了纳米尺度集成电路的可持续发展,本文在深入分析影响集成电路功耗的各个方面的基础上, 介绍了超低功耗集成电路的工艺、器件结构以及设计技术。 【关键词】集成电路设计,低功耗,微电子器件,逻辑设计,物理设计 1、引言 集成电路技术遵循摩尔定律发展进入了纳米尺度, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题，微电子技术的发展已经进入了“功耗限制”的时代, 功耗成为集成电路设计和制备中的核心问题，降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力，低功耗集成电路的实现是一项综合的工程,需要同时考虑器件、电路和系统的功耗优化, 需要在性能和功耗之间进行折中。随着集成电路进入纳米尺度, 适于低功耗应用的CMOS 技术平台由于MOSFET 泄漏导致的电流增大、寄生效应严重等问题愈发突出，目前的许多低功耗技术成为了“治标” 的解决方案, 难以从根本上解决集成电路发展中遇到的“功耗限制” 问题, 一定程度上影响了纳米尺度集成电路的可持续发展. 本文在深入分析影响集成电路功耗的各个方面的基础上,介绍了超低功耗集成电路的工艺、器件结构以及设计技术，目前这种发展趋势至少可以持续到2026 年, 其器件的特征尺寸将缩小至 6 nm，因此, 在未来的较长一段时期内,硅基集成电路仍将是微电子技术的主流,传统集成电路设计, 以更小的面积、更快的速度完成运算任务是不懈努力的目标. 然而随着硅基集成电路技术发展到纳米尺度,面积与时间已经不再是集成电路设计中需要考虑的唯一目标, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题。 2、集成电路往低功耗方向发展 近50年来, 硅基集成电路技术一直沿着摩尔定律高速发展,根据2011 年国际半导体技术发展蓝图(ITRS) 的预测, 目前这种发展趋势至少可以持续到2026 年, 其器件的特征尺寸将缩小至 6 nm。 因此, 在未来的较长一段时期内, 硅基集成电路仍将是微电子技术的主流，传统集成电路设计, 以更小的面积、更快的速度完成运算任务是不懈努力的目标. 然而随着硅基集成电路技术发展到纳米尺度,面积与时间已经不再是集成电路设计中需要考虑的唯一目标, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题，在诸如手持和便携设备等产品中功耗指标甚至成为第一要素，例如, 苹果公司iPhone4S 手机的双核A5 处理器和三星公司Galaxy S3 手机的四核Exynos 4412 处理器均基于ARM 多核、超低功耗架构Cortex-A9,
三、低功耗技术 1. 功耗分析 （1）由于电容的充放电引起的动态功耗 V DD C l i VDD v out 图（20）充放电转换图 如图（20）所示：PMOS 管向电容L C 充电时，电容的电压从0上升到DD V ,而这些能量来 自于电源。一部分能量消耗在PMOS 管上，而剩余的则保存在电容里。从高电压向低转换的过程中，电容放电，电容中储存的能量消耗在NMOS 管上。 我们来推导一下：考虑从低电压转换到高电压的情况，NMOS 和PMOS 不同时导通。在转换过程中电源提供的能量为C E ,而是转换后储存在电容里的能量。 ???====∞∞VDD DD L out DD L out L DD VDD VDD V C dv V C dt dt dv C V dt t i E 0 002)( ???====∞∞VDD DD L out out L out out L out VDD C V C dv v C dt v dt dv C dt v t i E 02002 )( 这两个等式说明电源提供的能量只有一半储存在电容里。另一半被PMOS 管消耗掉了。 为了计算总体能量消耗，我们不得不考虑器件的翻转。如果门每秒钟翻转10?→? f 次，那么 102 ?→?=f V C P DD L dyn 10?→?f 表示能量消耗的翻转频率。 随着数字电路集成度的提高，能量问题将成为人们关注的焦点。从以上分析看出，dyn P 跟电源电压的平方成正比，因此降低供电电压对降低功耗有非常显著的意义。 但是，降低供电电压对电路性能有一定的影响，这时我们可以考虑减小有效电容和减少翻转率。电容主要是由于晶体管的门和扩散电容引起的，因此降低由于电容的充放电引起的动态功耗方法之一是将晶体管设计得尽可能小，这种方法同样对提高电路的性能有很大的帮助。
数字集成电路低功耗设计 摘要数字IC的低功耗设计是一个系统问题，必须在设计的各个层次上发展适当的技术，综合应用不同的设计策略，才能达到在降低功耗的同时还能维持较高的系统性能的目的。本文系统地总结了当前系统级芯片设计中的低功耗技术，并对功耗估计和分析以及不同设计层次的功耗优化方法分别进行了讨论。 关键词数字集成电路功耗估计功耗分析低功耗设计功耗优化 1 引言 近来，研究人员发现仅仅用时间和面积作为评价系统性能的指标是不够的。功耗是另一个非常重要的考虑指标。直到最近，相对于面积和速度指标而言，对功耗的考虑还被放在第二位。但是，近年来这种考虑方法正在开始改变，对功耗指标重要性的考虑逐渐提高到与面积和速度同等重要的高度。许多因素推动了这个趋势的发生。也许最明显的因素就是便携式电子系统的飞速发展。对于这些便携式电子系统应用，平均功耗已经变成一个最关键的设计指标。例如，用分立器件所搭建的一个便携式多媒体终端，由于没有进行低功耗的优化设计，其消耗的功率是40瓦。用先进的镍-金属-氰化物电池供电，每公斤重可以产生的电能约为65瓦*小时，支持这样的终端运行10小时就需要6公斤重电池，这是无法接受的。甚至用现在比较先进的电池技术如锂离子电池，每公斤重可以产生的电能为100瓦*小时，支持这个多媒体终端运行10小时，也需要4公斤锂离子电池。因此，如果没有低功耗设计，当前和未来的便携式电子设备要么需要非常重的电池组，要么电池的寿命非常短。 即使对于非便携式的设备而言，减小功耗也会起到非常关键的作用。例如，进行过性能优化的微处理器，在时钟频率为200MHz~500MHz的情况下，消耗的功耗典型值大约为40瓦~80瓦。微处理器的速度正在稳步提高，时钟频率已经达到了1GHz。在这样高的时钟频率下，它们消耗大约300瓦的功率是无法接受的，因为封装和散热设备的成本太高了。因而，除非功耗大大降低，否则因功耗而产生的热量必须限制封装和VLSI系统的性能。 动态功耗是IC功耗的主要组成部分，但随着深亚微米工艺的发展，之前微不足道的漏电流功耗呈指数级增大，甚至有超越动态功耗的趋势，这也使得新兴低功耗技术的研究显得更加重要和紧迫。 本文将介绍芯片功耗的主要来源、基本概念及其影响因素；针对这些功耗来源和影响因素，本文将分别考虑IC设计中不同抽象层次对电路功耗的影响，并比较各项低功耗技术的效果和存在的问题；此外，对功耗的优化也进行了详细的介绍。 2 功耗估计 功耗估计是指估计数字电路的平均功耗。理想情况下平均功耗应该包括静态功耗和动态功耗，然而在精心设计的CMOS电路中，容性功率占主导地位，因此平均功耗一般指的是容性功耗。这与模拟为电压降低问题的瞬时功耗或最坏情况功耗的估计有很大不同。在设计的每一个层次上，从低层的电路级、门级，到高层的结构级(RTL级)和行为级，有相应的功耗估计方法。
数字集成电路低功耗物理实现技术与UPF 孙轶群sun.yiqun@https://www.doczj.com/doc/4c6263179.html, 国民技术股份有限公司 Nationz Technologies Inc 摘要 本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。 1.0 概述 本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。 2.0 CMOS电路的低功耗设计原理 CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。做低功耗设计，就必须从这些影响功耗的因素下手。 3.0 低功耗设计手段及Library需求 低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。 3.1 0.18um及以上工艺 0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。 动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。 减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。 一般说来，在0.18um工艺下设计电路，主要有以下几种对低功耗设计的考虑。 3.1.1 静态功耗可以忽略 根据现有项目经验可知，利用0.18um工艺Standard Cell设计出来的某芯片，数字逻辑加上Ram和Rom约40万门的电路，在完全静止的状态下，功耗约200uA左右（实测数据为400uA 左右，包括了50uA Flash，30uA的PHY，113uA的VR，其他模拟部分漏电不大，因此这里估算为200uA）。这样的功耗，我们是可以接受的。如果非要减少静态功耗，则可以参照90nm工艺的设计思路，专门设计高阈值电压的MOSFET，或者专门设计切断电源所需的元件，但由此带来设计的复杂性，对0.18um工艺的影响还是很大的。如果设计规模没有那么大，且可以满足应用，往往还是可以忽略这个结果的。 3.1.2 时钟门控减小不必要的动态功耗 在寄存器的电路设计中，时钟输入端都会有一个反向器负载，就算输入端不发生变化，时钟的变化也会造成该反向器的变化，由此产生动态功耗。因此在如果该寄存器输入在某种条件下等于输出（即输出保持）时，可以将时钟门控住，以减少无效的时钟翻转。 时钟门控的实现原理如下图所示：