EDA技术与VHDL语言实验五模可变计数器

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter is

port(clk:in std_logic;--时钟输入

updown:in std_logic;--加减控制

en :in std_logic;--输入使能

m :in std_logic_vector(3 downto 0);--模值输入 cout:out std_logic_vector(3 downto 0)--计数输出 );

end counter;

architecture hav of counter is

signal mo,q:std_logic_vector(3 downto 0);

begin

process(clk,en,updown)

begin

if en='1' then mo<=m;

elsif clk'event and clk='1' then

if updown='1' then

if q

else q<=(others=>'0');

end if;

else

if q>0 then q<=q-1;

else q<=mo;

end if;

end if;

end if;

end process;

cout<=q;

end hav;

实验五 时序逻辑电路实验报告 计数器

实验五 时序逻辑电路实验 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 1．直流稳压电源、信号源、示波器、万用表、面包板 2．74LS190、74LS393、74LS04 3．1kΩ电阻、发光二极管 三、实验原理 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器

六进制扭环计数器 具有方波输出的六分频电路 图5.1 74LS161（74LS163）外部引脚图 四、实验内容及步骤 1．集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环形计数器，重复上述操作。 2．分频实验 同步置数法 同步清零法

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

实验六--Verilog设计分频器计数器电路答案

实验六 Verilog设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为fenpinqi10.v。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程

实验报告五 定时器计数器实验

信息工程学院实验报告 课程名称：微机原理与接口技术Array 实验项目名称：定时器/计数器实验实验时间： 班级：姓名：学号： 一、实验目的 1. 掌握8254 的工作方式及应用编程。 2. 掌握8254 典型应用电路的接法。 二、实验设备 PC 机一台、TD-PITD+实验系统一套。 三、实验原理 8254 是Intel 公司生产的可编程间隔定时器。是8253 的改进型，比8253 具有更优良的性能。8254 具有以下基本功能： （1）有 3 个独立的16 位计数器。 （2）每个计数器可按二进制或十进制（BCD）计数。 （3）每个计数器可编程工作于 6 种不同工作方式。 （4）8254 每个计数器允许的最高计数频率为10MHz（8253 为2MHz）。 （5）8254 有读回命令（8253 没有），除了可以读出当前计数单元的内容外，还可以读出状态寄存器的内容。 （6）计数脉冲可以是有规律的时钟信号，也可以是随机信号。计数初值公式为： n=f CLKi ÷f OUTi、其中f CLKi 是输入时钟脉冲的频率，f OUTi 是输出波形的频率。 图5-1 是8254 的内部结构框图和引脚图，它是由与CPU 的接口、内部控制电路和三个计数器组成。8254 的工作方式如下述： （1）方式0：计数到0 结束输出正跃变信号方式。 （2）方式1：硬件可重触发单稳方式。 （3）方式2：频率发生器方式。 （4）方式3：方波发生器。 （5）方式4：软件触发选通方式。 （6）方式5：硬件触发选通方式。

图5-1 8254 的内部接口和引脚 8254 的控制字有两个：一个用来设置计数器的工作方式，称为方式控制字；另一个用来设置读回命令，称为读回控制字。这两个控制字共用一个地址，由标识位来区分。控制字格式如表5-1~5-3 所示。 表5-1 8254 的方式控制字格式 表5-2 8254 读出控制字格式 表5-3 8254 状态字格式 8254 实验单元电路图如下图所示：

实验五计数器的设计实验报告

实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号

⑵功能： 表1 J-K触发器功能表 ⑶状态转换图： 图2 J-K触发器状态转换图

⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一

16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需

实验五 计数器的设计

实验五计数器的设计 姓名：zht 学号： 班级：15自动化 日期：2016/11/11

目录 一、实验内容 (3) 二、设计过程、逻辑图及仿真 (4) ①设计过程 (4) ②逻辑图及仿真 (5) 三、实验数据及总结 (8) ①实验数据 (8) ②总结 (10)

一、实验内容 1.用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP 和各输出的波形。 2.用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP 和各输出的波形。 3.用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换为从01依次计数到12，再回到01开始新一轮计数。实验仪器： 1.实验箱，示波器。 2.器件：74LS73，74LS00，74LS08，74LS20

二、设计过程、逻辑图及仿真 ①设计过程： 1.异步计数器是将CLK应用于第一个JK触发器的时钟输入上，然后将输出Q接入后一个JK触发器的时钟输入，后面的连接方式都是由前一个JK触发器的输出Q作为后一个JK触发器的时钟输入。异步计数器的原理是由于实验箱上的JK触发器是下降沿触发，第一个JK触发器的输出Q1每一个时钟周期变化一次，即经过两个时钟周期后Q1经过了一个周期。同理，由于第一个JK触发器的输出Q1是第二个的时钟输入，所以经过两个Q1周期后第二个JK触发器的输出Q2经过了一个周期，即每四个时钟周期的时间Q2经过一个周期。以此类推，则第三个JK触发器的输出Q3的周期是时钟周期的八倍，第四个JK 触发器的输出Q4是时钟周期的十六倍，因而Q4、Q3、Q2、Q1组成了一个16进制计数器。该计数器的缺点是由于传输延迟会在其中积累，会限制计数器按时钟运行的速度。 2.同步计数器将CLK应用于每个JK触发器的时钟输入上。第一个JK 触发器的输出Q连接到第二个JK触发器的J和K。此后前一个JK触发器的输出和后一个JK触发器的输出经过与门后共同作为再后一个JK触发器的J和K输入。如此一来，第二个JK触发器的J、K输入由第一个JK触发器的输出Q1控制，时钟每变化两个周期Q1会变化一个周期，而只有当Q1为0时第二个触发器在经过时钟下降沿时才会使输出Q2的状态发生改变，即Q2的周期为Q1的两倍，时钟周期的四倍。接着由于Q1和Q2经过与门后作为第三个触发器的J、K输

实验五 计数器的设计

实验五计数器的设计 刘予歆 14346015 一、实验目的 使用JK触发器设计4位计数器； 区分同步计数器和异步计数器的不同原理。如果有可能，分析两者不同的竞争和冒险的原因； 学会添加一些门电路，让普通的计数器改造成部分计数的电路； 用触发器，设计194芯片（只在 protues做原理图） 二、实验仪器 数电实验箱万用表示波器74LS73 74LS00 74LS08 74LS20 三、实验原理 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号 ⑵功能： 表1 J-K触发器功能表 功能

⑶状态转换图： 图2 J-K触发器状态转换图 ⑷特性方程： 三、实验内容 实验说明：74LS73触发器的时钟接口是在下降沿发生状态的改变。 1、设计一个16进制异步计数器 用前一个触发器，即较低位的输出接入下一个，即较高位的时钟输入，实现“频率二分”。 如下图为原理图。 这是实验过程中的波形图，

从上到下对应二进制的较低位到较高位，从Ａ到Ｂ点对应数字：００００、０００１、００１０、００１１、０１００、０１０１、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、１１１０、１１１１。 然而图中有一些毛刺，经过放大，图片和毛刺产生原因的分析如下：

D0~D3是D8~D11的格雷码： D8和D9的异或产生D0，D9和D10的异或产生D1，D10和D11的异或产生D2，而D11等于D3， 进过把毛刺放大，发现：毛刺边缘近似的和下方的BCD的波形图的对应的异或输入波段边缘对其。因为计数器的JK触发器是从左网右一步一步传递的有时间延迟，所以造成了BCD边沿电位相同，对格雷码产生短时间的低电位，即为毛刺。 2、设计一个16进制同步步计数器 由于JK触发器的输入和输出中间有ＧＡＰ，利用时间极短的ＧＡＰ，让上一个，即较低位的触发器的输出状态来作为后一个，即较高为触发器的输入，当前触发器的所有较低位的触发器输出全部为１的时候，其输出状态才会改变。 以下是原理图

实验五 电子计数器的使用

实验五电子计数器的使用 网络学院14电子信息1.2 班实验日期2016 年月日 一、实验目的 1、通过本实验，能够大致了解计数器的原理，熟悉计数器面板上的开关和旋钮的作用。初步学会计数器的一般使用方法。 2、进一步理解计数器的工作原理。 3、熟练掌握计数器测量频率、周期、频率比的方法。 二、原理与说明 1、计数器是一种综合性的电信号特性测试仪。用它可以直接显示出电信号的脉冲数等。 2、信号发生器是产生各种波形的信号电源。常用的有正弦信号发生器、方波信号发生器、脉冲信号发生器等。信号电源的频率（周期）和输出辐值一般可以通过开关和旋钮加以调节。 三、仪器设备 1、计数器， 1台； 2、函数信号发生器， 1台； 四、任务与方法 1、熟悉计数器的各主要开关和旋钮的作用。 电子计数器测量频率、周期及时间间隔等的工作原理是相似的，所用主要部件也基本相同。因此，一般都制成通用仪器，使用这种通用仪器，可以很方便地测量信号的频率、周期、时间间隔、脉冲宽度、频率比等，若配置必要的插件，还可用来测量信号的相位、电压等。 如图1所示为SP100B型电子计数器图。 图1 电子计数器面板图 主要特点： （1）单片机控制 （2）等精度测量 （3）测量速度20次／秒 （4）高性价比，高可靠性

（5）PPM测量时F0可任意设置 （6）晶体行业专用PPM调频计 （7）A通道具有低通滤波器和20倍衰减功能 （8）10位LED显示（8位数据位，2位指数值） （9）新型导电橡胶轻触式按键，外形美观大方 主要技术指标： 图2 计数器的主要技术指标 2、使用信号发生器和计数器进行测周和测频 （1）调节函数信号发生器的信号源，使其输出信号频率为10KHZ、电压峰-峰值为2V的正弦波，按下“FREQ”(测频)键，按下“PER”（侧周）键，依次调节主门时间，将测量结果记录于下表： （2）改变信号源输出频率，多次测量，将测量结果记录下来。 五、注意事项 在大致了解计数器、信号发生器的使用方法以及各旋钮和开关的作用之后，再动手操作。使用这些仪器时，旋动各旋钮和开关不要用力过猛。

数字电路实验 计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

同步计数器的设计实验报告文档

2020 同步计数器的设计实验报告文档 Contract Template

同步计数器的设计实验报告文档 前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解 本文内容如下：【下载该文档后使用Word打开】 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结

果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。

计数器实验报告

实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。

实验三单片机定时计数器实验

实验三单片机定时/计数器实验 1、实验目的 1、学习计数器的使用方法。 2、学习计数器程序的编写。 3、学习定时器的使用方法。 4、学习定时器程序的编写。 5、熟悉汇编语言 2、实验说明 1、8051内部定时计数器T0，按计数器模式和方式1工作，对P3.4（T0）引脚进行计数。将其数值按二进制数在P1口驱动LED灯上显示出来。 2、用CPU内部定时器中断方式计时,实现每一秒钟输出状态发生一次反转 3、实验仪器和条件 计算机 伟福实验箱（lab2000P） 4、实验内容 1、8051内部定时计数器T0，按计数器模式和方式1工作，对P3.4（T0）引脚进行计数。将其数值按二进制数在P1口驱动LED灯上显示出来。 2、外部事件计数脉冲由P3.4引入定时器T0。单片机在每个机器周期采样一次输入波形，因此单片机至少需要两个机器周期才能检测到一次跳变。这就要求被采样电平至少维持一个统统的机器周期，以保证电平在变化之前即被采样。同时这就决定了输入波形的频率不能超过机器周期频率。 3、用CPU内部定时器中断方式计时,实现每一秒钟输出状态发生一次反转 4、定时器有关的寄存器有工作方式寄存器TMOD和控制寄存器TCON。TMOD

用于设置定时器/计数器的工作方式0-3，并确定用于定时还是用于计数。TCON 主要功能是为定时器在溢出时设定标志位，并控制定时器的运行或停止等。 5、在例程的中断服务程序中，因为中断定时常数的设置对中断程序的运行起到关键作用，所以在置数前要先关对应的中断，置数完之后再打开相应的中断。 五、思考题 1、使用其他方式实现本实验功能； 2、改为门控方式外部启动计数； 3、如果改为定时间隔为200us，如何改动程序； 4、使用其他方式实现本实验功能，例如使用方式1，定时间隔为10ms，如何改动程序。 六、源程序修改原理及其仿真结果 思考题一：使用其他方式实现本实验功能 方法一： movTMOD, #00000100b;方式0,记数器 movTH0, #0 movTL0, #0 setbTR0;开始记数;由于方式0的特点是计数时使用TL0的低五位和八位 TH0，故用加法器a用“与”（ANL）取TL0的低五位，再用yiwei子程序实现TH0的低三位变为高三位与TL0相加，这样赋给P1时就是八位计数的结果。 Loop: mova,TL0 anla,#1fh

EDA实验报告-实验3计数器电路设计

暨南大学本科实验报告专用纸 课程名称 EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程 组号： A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

计数器的设计(完)

实验五计数器的设计 姓名：班级：学号：实验时间： 一、实验目的 1、熟悉J-K 触发器的逻辑功能 2、掌握J-K 触发器构成异步计数器和同步计数器 二、实验仪器及器件 1、实验箱、万用表、示波器 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 本实验采用集成J-K 触发器74LS73 构成时序电路，其符号、功能、特性方程和状态转换图见下图： 符号： JK 触发器功能表： 表达式：Q n+1=JQ n+KQ n 状态转换图：

主从结构的J-K 触发器在结构上和制造工艺的要求尚还有缺点，使用时要求的工作条件较严格，负载能力也往往达不到理论值。在门电路中往往认为输入端悬空相当于接了高电平，在短时间的试验期间不会出错。但在J-K 触发器中，凡是要求接“1”的，一定要接入高电平，否则会出现错误的翻转。触发器的两个输出的负载过分悬殊，也会出现误翻。J-K 触发器的清零输入端在工作时一定要接高电平或连接到试验箱的清零端子。 下面简要的介绍时序逻辑电路的设计步骤，如下图所示 四、实验内容 1.用J-K 触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。 逻辑图：

实际波形图： 2.用J-K 触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出的波形。 逻辑图：

实际波形图： 3. 用J-K 触发器和门电路设计一个具有置零，保持，左移，右移，并行送数功能（详 见实验四表二）的二进制四位计数器模仿74LS194功能。（注:在实验箱上可只实现左移或右移功能，在proteus 软件上可实现对五个功能的综合实现） ABCD ， 输出为Q A Q B Q C Q D ,因此可以写出 SL S S A S S Q S S Q S S Q B A A 01010101+++= A C B B Q S S B S S Q S S Q S S Q 01010101+++= B D C C Q S S C S S Q S S Q S S Q 01010101+++=

实验五 计数器的设计——实验报告

实验五计数器的设计——实验报告 邱兆丰15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号：

图1 J-K触发器符号⑵功能： 表1 J-K触发器功能表 ⑶状态转换图：

图2 J-K触发器状态转换图 ⑷特性方程： +1 n Q n n Q+ = J K Q ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ②J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的 清零端子。 3．时序电路的设计步骤 内容见实验预习。 四、实验内容

1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。 2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。 3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为： 5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一 16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。

实验六 计数器及其应用

实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器 图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图6－1 四位二进制异步加法计数器 若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。

图6－2 CC40192引脚排列及逻辑符号 图中LD—置数端CP U—加计数端CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下： 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D输入，表6－2为8421码十进制加、减计数器的状态转换表。 加法计数 表6－2

实验九 计数器的设计

实验九计数器的设计 实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和 同步计数器。 一、 二、实验仪器及器件 1、 2、试验箱，万用表，示波器 3、 4、74LS73, 74LS00，74LS08，74LS20 三、 四、实验原理 （1）74LS194——移位寄存器 芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。

（2）双J-K 触发器 74LS73 74LS73 是一种双J-K 触发器（下降 沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的 下降沿。并且只有在下降沿的转换瞬间才对输入做出响应。本实验采 用集成J-K 触发器74LS73构成时序电路。 表达式：Q n+1=J （Q n ）＇+K ＇Q n 1、K 触发器设计16进制异步计数器，用逻辑分析仪分析观察CP 和各输出波形 Cr S 1 S 0 工作状态 0 1 1 1 1 X 0 0 1 1 X 0 1 0 1 置零 保持 右移 左移 并行送数 M D D D CP G Vcc D D Q Q Q Q M C D 74LS194 引脚图 74LS73 引脚图

步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，所有的Ｊ，Ｋ都接入高电平，此时表达式变 从而四级ＪＫ触发器就会有四级分频。同时由于要求异步计数器所以，把上一级的输出接入下一级的输入，实现异步计数器，相应的由于分频的原因，Ｑ０，Ｑ１，Ｑ２，Ｑ３的频率逐次减少为上一级一半，从而实现十六进制。 步骤三：列出理论的波形图片： 步骤四：用proteus仿真 步骤五：用逻辑分析仪观察波形 1、 2、用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察 CP和各输出的波形

数电实验四 计数器

实验四计数器 一、实验目的 1．熟悉计数器的工作原理，掌握中规模（MSI）计数器的逻辑功能。 2. 掌握用MSI 计数器实现任意模计数器的方法。 二、实验设备和器件 1、数字逻辑电路实验板1 块 2、74HC(LS)00（四二输入与非门） 1 片 3、74HC(LS)160（4 位十进制计数器） 2 片 三、实验原理 时序逻辑电路是数字电路中另一类重要电路。时序逻辑电路的特点，就是任意时刻的输出不仅取决于该时刻的输入信号，而且与信号作用前电路所处的状态有关。 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频以及其它特定的逻辑功能。计数器种类很多。根据计数制的不同，分为二进制计数器和十进制计数器。实现四个状态变量十进制计数功能的电路称为4 位十进制计数器。利用集成计数器芯片可方便地构成任意模计数器，方法有反馈清零法和反馈置数法两种。 实验用器件管脚介绍： 1、74HC(LS)00（四二输入与非门）管脚如下图所示。 2、74HC(LS)160（ 4 位十进制计数器）管脚如下图所示。

四、实验内容与步骤 1、测试74HC(LS)160的逻辑功能（基本命题） 例如，74HC(LS)160 工作于计数模式时，接通电源后，利用数码管显示说明其确为模10 计 实验结果：数码管显示为从0到9 之间变化。 2、74HC(LS)160构成模6计数器（基本命题） 设计用与非门74HC(LS)00 及计数器74HC(LS)160 实现模6 计数器的实验电路图，搭接电路，

利用数码管显示说明其确为模6 计数器。 实验结果：数码管显示为从0到5 之间变化。 3、74HC(LS)160构成模100计数器（扩展命题） 因为一片74HC（LS）160 为模10，所以直接两片级联即为模100 计数器。设计用计数器 74HC(LS)160 实现模100 计数器的实验电路图，搭接电路，利用数码管显示说明其确为模100 计数器。 五、 实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2、3、4、5、6、7、8、9变化。 五、实验心得：

实验三 计数器及其应用

实验三计数器及其应用 一、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 二、实验目的 1、学习用集成触发器构成计数器的方法； 2、掌握中规模集成计数器的使用及功能测试方法； 3、运用集成计数器构成1/N分频器。 三、实验设备与器件 1、+5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、CC4013×2(74LS74) CC40192×3(74LS192) CC4011(74LS00) CC4012(74LS20)

四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 （1）按图7－1接线，R D 接至逻辑开关输出插口，将低位CP0 端接单次脉冲源，输出端Q3、Q2、Q3、Q0 接逻辑电平显示输入插口，各S D接高电平“1”。 图7－1 四位二进制异步加法计数器 清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0 状态。 (3) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0 端波形，描绘之。 (5) 将图7－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3～Q0 的状态。