课程设计任务书
学生姓名: 翟晓飞专业班级:电子科学与技术0803班
指导教师:钟毅_工作单位: 信息工程学院
题目:
设计一个有限状态机，用以实现序列信号发生器
初始条件：
quartusII软件, EPM7128SLC84-15芯片
要求完成的主要任务：
深入研究EDA技术和VHDL硬件描述语言的理论知识，并设计一序列信号发生器程序，利用quartusII强大的图形处理，语言编译功能及仿真功能，实现序列信号发生器的实现。
1.用VHDL语言设计一个有限状态机，用以实现序列信号发生器。
2.用quartusII软件实现VHDL程序的仿真。
3.用EPM7128SLC84-15芯片实现序列信号发生器设计的硬件测试。
4.撰写《EDA应用实践》课程设计说明书。
时间安排：
课程设计任务布置、选题、查阅资料。第1天
设计，软件编程、仿真和调试，实验室检查仿真结果，验证设计的可行性和正确性。第2~5天设计的硬件调试。第6~8天
设计的硬件调试。第9~10天
机房检查设计成果，提交设计说明书及答辩。第11天
指导教师签名：年月日
系主任（或责任教师）签名：年月日
摘要........................................................................ I ABSTRACT .................................................................. I I 1绪论. (1)
2 EDA技术简介 (2)
2.1 EDA技术主要内容 (2)
2.2EDA技术的发展过程 (2)
2.3EDA的优点 (3)
3 VHDL内容简介 (4)
3.1VHDL语言特点 (4)
3.2VHDL对我们的帮助 (5)
4 QUARTUSII软件介绍 (6)
5 设计思路 (8)
5.1状态机简介 (8)
5.2 Moore型状态机 (8)
5.3 Mealy型状态机 (8)
5.4设计方案 (8)
6 各个设计模块 (10)
6.1分频模块 (10)
6.2状态机实现序列发生器 (11)
6.2.1序列发生器的实现 (12)
6.2.2序列发生器的波形仿真 (14)
6.3总体的电路 (17)
6.4引脚锁定及硬件实现结果 (17)
7 心得体会 (19)
参考文献： (20)
附录 (21)
EDA 技术是近几年迅速发展起来的计算机软件、硬件和微电子交叉的现代电子设计学科，EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本设计借助可编程逻辑器件，运用VHDL语言编程，利用数控分频器，数码管制成了序列发生器。
关键词：EDA；可编程逻辑器件；VHDL；数控分频器；
ABSTRACT
EDA technology is developing rapidly in recent years, computer software, hardware and electronic design of modern microelectronic cross-disciplinary, EDA technology is the computer as a tool designer in EDA software platform, complete with hardware description language HDL design files, and then Done automatically by a computer logic compilation, reduction, segmentation, synthesis, optimization, placement, routing and simulation, until the adapter chip for the specific target compilation, mapping and programming logic to download and so on. With this design, programmable logic devices, the use of VHDL language programming, the use of numerical divider, digital control has become sequencer.
Keywords:EDA; programmable logic device; VHDL; NC divider;
1绪论
人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。没有EDA 技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。
VHDL 是常用的HDL，它的英文全名是VHSIC“Very High Speed Integrated Circuit Handware Description Language （高速集成电路硬件描述语言）”,VHDL 语言具有很强的电路描述和建模能力，能简化硬件设计任务，提高设计的效率和可靠性[2]。
Quartus II 是Altera 提供的FPGA“Field Programmable Gate Array （现场可编程门阵列）”和CPLD“Complex programmable Logic Device( 复杂可编程逻辑器件)”的开发集成环境, Altera 是世界最大可编程逻辑器件供应商之一[3]。Altera 的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC 开发的基本设计工具，并为Altera DSP 开发包进行系统模型设计提供了集成综合环境[4]。
2 EDA技术简介
2.1 EDA技术主要内容
EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD （计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL （ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。
2.2EDA技术的发展过程
回顾近30年电子设计技术的发展历程，可将EDA技术分为三个阶段。 (1) 七十年代为CAD阶段，这一阶段人们开始用计算机辅助进行IC版图编辑和PCB布局布线，取代了手工操作，产生了计算机辅助设计的概念。 (2)八十年代为CAE阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，以实现工程设计，这就是计算机辅助工程的概念。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。 (3)九十年代为ESDA阶段。尽管CAD/CAE技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的衔接。基于以上不足，人们开始追求贯彻整个设计过程的自动化，这就是ESDA即电子系统设计自动化。
从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。
2.3EDA的优点
随着半导体工艺水平的不断提高，芯片中已经能够集成几百万门电路，一个完整的数字系统集成于一块芯片上（SYSTEM On a Chip-SOC）已成为可能，而经典的电子设计方法完成这样的设计已十分困难。随着电子技术、计算机硬件、软件的不断发展，计算机应用水平的不断提高，人们已能利用计算机进行电子系统辅助设计，大大提高了设计效率，减轻了设计人员的劳动，缩短了设计周期，提高了设计成功率，减少了设计缺陷。
EDA工具的出现，给电子系统设计带来了革命性的变化。随着INTEL公司Pentium处理器的推出，ALTERA、XILINX等公司几十万门乃至上百万门规模的FPGA的上市，以及大规模的芯片组和高速、高密度印刷电路板的应用，EDA工程在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面发挥着愈来愈大的作用。
总的来说EDA技术的出现，极大地提高了电路设计的效率和可*性，减轻了设计者的劳动强度。
3 VHDL内容简介
VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
3.1VHDL语言特点
VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：
(1) VHDL 语言功能强大 , 设计方式多样:
VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。
(2) VHDL 语言具有强大的硬件描述能力:
VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。
(3) VHDL 语言具有很强的移植能力:
VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
(4) VHDL 语言的设计描述与器件无关:
采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。
3.2VHDL对我们的帮助
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟，对于我们来说，学习简单。
（3）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表，学生使用起来方便简单。
（4）VHDL对设计的描述具有相对独立性，学生可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
4 QUARTUSII软件介绍
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善用户图形界面设计方式。有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy 设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
图4-1 新建工程
图4-2 选择芯片
5 设计思路
本课程设计的要求是：设计一个有限状态机，用以产生输出序列“1110101101”。并且使用VHDL语言编程。画出流程图。
所以本课程设计实现的重点是状态机程序的编写，由状态机程序进而写出序列发生器。最终在硬件上实现。
5.1 状态机简介
状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的实现。
5.2 Moore型状态机
从输出时序上看，Moore型状态机属于同步输出状态机，它的输出仅为当前状态的函数，这类状态机的输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出变化。
5.3 Mealy型状态机
与Moore型状态机不同，Mealy型状态机输出状态不仅与当前状态有关，而且与输入信号有关，因此输入信号可以直接影响输出信号，不依赖与时钟的同步，属于异步时序的概念。
5.4 设计方案
由题目的要求设计信号发生器：通过编程产生高低电平，即我们所需的信号序列。对产生的序列我选择用实验箱上的发光二级管来显示，但是所用实验箱上只有八个发光二极管，而要显示10位的高低信号是不可能各信号都对位显示的。于是只能考虑用一个灯循环显示整个序列，由于连续出现多个高平信号1时，视觉不好区分，所以我又选择了秒脉
冲信号来启动一个发光二极管用来对产生的序列信号进行对比。
由于实验箱上提供的信号频率是20MHZ。为了完成实验要求必须对信号分频使得显示正常。也就是说在设计中要有分频模块，用以产生秒脉冲。
最后把各个模块连接起来可以用元件例化的方法，也可以用原理图连接生成总的顶层文件，从而达到设计的目的，实现序列发生器的设计。
表一：序列发生器控制表
复位信号clr.当clr=0时，使输出始终为s0=1,也就是输出显示的灯一定是常亮。当clr=1时，不影响程序运行，正常输出序列。灯有亮暗之分。从灯的输出情况可以看出序列的正确性。
6 各个设计模块
6.1分频模块
由于实验箱的频率太大，为20MHz。为了使实验显示能正确显示，必须对其进行分频，得到秒脉冲。即将用于显示的频率分成1HZ.所以在序列发生器中的频率我用1HZ的频率。在设计分频模块时，先通过编写程序并调试正确，然后根据4.1中的步骤进行模块的生成和进行波形的仿真。其图如4.5，4.6。在图4.6中由于输入的信号20MHZ而输出的信号是1HZ，数量级相差太大，仿真现象无法观察，现象不明显。在图中仿真波形实现不了，但在之后的实验中证实所分频率为1Hz。
实现过程：由于实验板提供的是20Mhz，所以每10Mhz（cr=10000000）输出的电平高低变化一次，即输出cl取反，进而产生秒脉冲。
通过：if cr>=10000000 then
cr<=0;
cl<=(not cl);
else cr<=cr+1;
end if; 语句可实现上述功能。
图6-1元件编程结果
图6-2 分频器
6.2 状态机实现序列发生器
关于状态机的一个极度确切的描述是它是一个有向图形，由一组节点和一组相应的转移函数组成。状态机通过响应一系列事件而“运行”。每个事件都在属于“当前”节点的转移函数的控制范围内，其中函数的范围是节点的一个子集。函数返回“下一个”（也许是同一个）节点。这些节点中至少有一个必须是终态。当到达终态，状态机停止。
包含一组状态集（states）、一个起始状态（start state）、一组输入符号集（alphabet）、一个映射输入符号和当前状态到下一状态的转换函数（transition function）的计算模型。当输入符号串，模型随即进入起始状态。它要改变到新的状态，依赖于转换函数。在有限状态机中，会有有许多变量。在本例中会有10个变量.
状态机的每一个状态在实际电路中是一组触发器的当前二进制数位的组合来表示，但设计者在状态机的设计中，为了更利于阅读，编译和VHDL综合器的优化，往往将表征每一状态的二进制数组用文字符号来代表，即所谓状态符号化。
6.2.1序列发生器的实现
本例中要输出10个高低电平，所以用到10个变量，如下程序语句。
首先通过：type state_value is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9);
signal stste:state_value;来自定义状态机类型。
本例中，信号stste的数据类型被定义为state_value，它的取值范围是可枚举的，即从s0一直到s9共十种，而这些状态代表10组的一位二进制，以此代表十个高低电平信号。
语句if clr='0' then
stste<=s0;
number<='1';
用来产生清零信号，功能是当清零信号一直输入为零时，则状态值一直为s0，中间信号number一直为‘1’，输出一直为高电平。
通过case语句，由stste取值的不同，实现中间信号的变化，最终实现输出为一序列高低电平。
case stste is
when s0=>
number<='1';
stste<=s1;
when s1=>
number<='1';
stste<=s2;
when s2=>
number<='0';
stste<=s3;
when s3=>
number<='1';
stste<=s4;
when s4=>
number<='0';
stste<=s5;
when s5=>
number<='1';
stste<=s6;
when s6=>
number<='1';
stste<=s7;
when s7=>
number<='0';
stste<=s8;
when s8=>
number<='1';
stste<=s9;
when s9=>
number<='1';
stste<=s0;
when others=>
stste<=s0;
number<='1';
end case;
图6-3状态机实现序列发生器
图6-4序列发生器
6.2.2序列发生器的波形仿真
和上面一样利用Quartus中编写好程序和经过调试的程序，并在new下选择other files创建vector waveform file。然后对其进行时钟的设计如图6-5，在processing 中选择simulator tool，进行仿真，如图6-7。点击Start就开始生成输出波形。而序列发生器的波形仿真则如图6-8,由波形图可以看到当clr信号为高电平时输出序列为1110101101。当clr为高低电平时则输出S0状态高电平。
图6-5时钟设置
图6-6 设置仿真引脚
图6-7程序仿真过程
图6-8 序列器仿真波形
由仿真波形可知，当清零信号clr为‘1’时，输出qout一直为高电平‘1’；当清零信号clr为‘0’，输出qout为1110101101。满足实验所需要求。
EDA实验报告 姓名： 学号： 班级：
实验14选1数据选择器的设计 一、实验目的 1．学习EDA软件的基本操作。 2．学习使用原理图进行设计输入。 3．初步掌握器件设计输入、编译、仿真和编程的过程。 4．学习实验开发系统的使用方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1．完成4选1数据选择器的原理图输入并进行编译； 2．对设计的电路进行仿真验证； 3．编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图： 仿真波形图：
管脚分配：
实验2 四位比较器 一、实验目的 1．设计四位二进制码比较器，并在实验开发系统上验证。 2．学习层次化设计方法。 二、实验仪器与器材 1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和 0123B B B B ，输出为M （A=B ），G （A>B ）和L （A通信原理实验指导期末考试讲解
实验一CPLD可编程数字信号发生器实验 一、实验目的 1、熟悉各种时钟信号的特点及波形。 2、熟悉各种数字信号的特点及波形。 二、实验内容 1、熟悉CPLD可编程信号发生器各测量点波形。 2、测量并分析各测量点波形及数据。 3、学习CPLD可编程器件的编程操作。 三、实验器材 1、信号源模块一块 2、连接线若干 3、20M双踪示波器一台 四、实验原理 CPLD可编程模块用来产生实验系统所需要的各种时钟信号和各种数字信号。它由CPLD 可编程器件ALTERA公司的EPM240T100C5、下载接口电路和一块晶振组成。晶振JZ1用来产生系统内的32.768MHz主时钟。 1、CPLD数字信号发生器 包含以下五部分： 1)时钟信号产生电路 将晶振产生的32.768MH Z时钟送入CPLD内计数器进行分频，生成实验所需的时钟信号。通过拨码开关S4和S5来改变时钟频率。有两组时钟输出，输出点为“CLK1”和“CLK2”，S4控制“CLK1”输出时钟的频率，S5控制“CLK2”输出时钟的频率。 2)伪随机序列产生电路 通常产生伪随机序列的电路为一反馈移存器。它又可分为线性反馈移存器和非线性反馈移存器两类。由线性反馈移存器产生出的周期最长的二进制数字序列称为最大长度线性反馈移存器序列，通常简称为m序列。
以15位m 序列为例，说明m 序列产生原理。 在图1-1中示出一个4级反馈移存器。若其初始状态为（0123,,,a a a a ）＝（1,1,1,1），则在移位一次时1a 和0a 模2相加产生新的输入4110a =⊕=，新的状态变为（1234,,,a a a a ）＝（0,1,1,1），这样移位15次后又回到初始状态（1,1,1,1）。不难看出，若初始状态为全“0”,即“0,0,0,0”，则移位后得到的仍然为全“0”状态。这就意味着在这种反馈寄存器中应避免出现全“0”状态，不然移位寄存器的状态将不会改变。因为4级移存器共有24 =16种可能的不同状态。除全“0”状态外，剩下15种状态可用，即由任何4级反馈移存器产生的序列的周期最长为15。 a 3 a 2 a 1 a 0 + 输出 图1-1 15位m 序列产生 信号源产生一个15位的m 序列，由“PN ”端口输出，可根据需要生成不同频率的伪随机码，码型为111100010011010，频率由S4控制，对应关系如表1-2所示。 3) 帧同步信号产生电路 信号源产生8K 帧同步信号，用作脉冲编码调制的帧同步输入，由“FS ”输出。 4) NRZ 码复用电路以及码选信号产生电路 码选信号产生电路：主要用于8选1电路的码选信号；NRZ 码复用电路：将三路八位串行信号送入CPLD ，进行固定速率时分复用，复用输出一路24位NRZ 码，输出端口为“NRZ ”，码速率由拨码开关S5控制，对应关系见表1-2。 5) 终端接收解复用电路 将NRZ 码（从“NRZIN ”输入）、位同步时钟（从“BS ”输入）和帧同步信号（从“FSIN ”输入）送入CPLD ，进行解复用，将串行码转换为并行码，输出到终端光条（U6和U4）显示。 2、 24位NRZ 码产生电路 本单元产生NRZ 信号，信号速率根据输入时钟不同自行选择，帧结构如图1-2所示。帧长为24位，其中首位无定义（本实验系统将首位固定为0），第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路8位。此NRZ 信号为集中插入帧同步
摘要：单片机主要面对的是测控对象，突出的是控制功能，所以它从功能和形态上来说都是应测控领域应用的要求而诞生的。随着单片机技术的发展，它在芯片内部集成了许多面对测控对象的接口电路，如ADC、DAC、高速I/O接口、脉冲宽度调制器（Pulse Width Modulator，PWM）、监视定时器（Watch Dog Timer，WDT）等。这些对外电路及外设接口已经突破了微型计算机传统的体系结构，所以单片机也称为微控制器（Micro Controller）。 关键词：中央处理器；随机存储器；只读存储器
引言：一般函数发生器是由硬件组成的，它的输出频率范围宽，各项指标高，性能优良，因而在对输出波形要求较高的地方被广泛应用，这种仪器的缺点是电路复杂，成本高，输出波形种类不多，不够灵活。在对波形指标要求不高，频率要求较低的场合，可以用单片机构成一个波形发生器。产生所需要的各种波形，这样的函数发生器靠软件产生各种波形，小巧灵活，便于修改，且成本低廉，容易实现。 1设计概述 1.1 课程设计的目的 通过对本课题的设计，掌握A/D,D/A转换的应用，用单片机产生各种波形的方法及改变波形频率的方法。熟悉单片机应用系统的设计以及软硬件的调试。单片机本身并没有开发能力，必须借助开发工具即硬件开发环境才能进行开发。单片机的硬件开发环境有PC机、编程器和仿真机等。 1.2 设计的内容、要求 设计一个简易波形发生器，要求该系统能通过开关或按钮有选择性的输出正弦波、三角波、方波、及阶梯波等四种波形，并且这四种波形的频率均可通过输入电位器在一定范围内调节。 对于四种波形的切换，用两个开关的四种状态来表示（或用按钮）。选用常用的A/D转换芯片0809来实现模拟量的输入。D/A转换器选用0832来输出波形。
1 巴克码简介 1.1巴克码简介 巴克码主要用于通信系统中的帧同步，其特点是具有尖锐的自相关函数，便于与随机的数字信息 相区别，易于识别，出现伪同步的可能性小。巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。一个n 位的巴克码组为{ ， ：， ，. ，}，其中 的取值是+1或一1，其局部自相关函数为： ()i i+j 10x x 0,1,100n j i n j R j j n j n ===??==+-<
图1.1 巴克码发生器设计原理图 MATLAB软件概述 MATLAB是矩阵实验室（Matrix Laboratory）的简称，是美国MathWorks公司出品的商业数学软件，用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境，主要包括MATLAB和Simulink两大部分。 MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。 MATLAB和Mathematica、Maple并称为三大数学软件。它在数学类科技应用软件中在数值计算方面首屈一指。MATLAB可以进行矩阵运算、绘制函数和数据、实现算法、创建用户界面、接其他编程语言的程序等，主要应用于工程计算、控制设计、信号处理与通讯、图像处理、信号检测、金融建模设计与分析等领域。 MATLAB的基本数据单位是矩阵，它的指令表达式与数学、工程中常用的形式十分相似，故用MATLAB来解算问题要比用C，FORTRAN等语言完成相同的事情简捷得多，并且MATLAB也吸收了像Maple等软件的优点,使MATLAB成为一个强大的数学软件。在新的版本中也加入了对C，FORTRAN，C++ ，JAVA的支持。可以直接调用,用户也可以将自己编写的实用程序导入到MATLAB函数库中方便自己以后调用，此外许多的MATLAB爱好者都编写了一些经典的程序，用户可以直接进行下载就可以用。
电子信息工程学院 硬件课程设计实验室课程设计报告题目：波形发生器设计 年级：13级 专业：电子信息工程学院学号：201321111126 学生姓名：覃凤素 指导教师：罗伟华 2015年11月1日
波形发生器设计 波形发生器亦称函数发生器，作为实验信号源，是现今各种电子电路实验设计应用中必不可少的仪器设备之一。 波形发生器一般是指能自动产生方波、三角波、正弦波等电压波形的电路。产生方波、三角波、正弦波的方案有多种，如先产生正弦波，再通过运算电路将正弦波转化为方波，经过积分电路将其转化为三角波，或者是先产生方波-三角波，再将三角波变为正弦波。本课程所设计电路采用第二种方法，利用集成运放构成的比较器和电容的充放电，实现集成运放的周期性翻转，从而在输出端产生一个方波。再经过积分电路产生三角波，最后通过正弦波转换电路形成正弦波。 一、设计要求： （1） 设计一套函数信号发生器，能自动产生方波、三角波、正弦波等电压波形； （2） 输出信号的频率要求可调； （3） 根据性能指标，计算元件参数，选好元件，设计电路并画出电路图； （4） 在面包板上搭出电路，最后在电路板上焊出来； （5） 测出静态工作点并记录； （6） 给出分析过程、电路图和记录的波形。 扩展部分： （1）产生一组锯齿波，频率范围为10Hz~100Hz ， V V 8p -p =； （2）将方波—三角波发生器电路改成矩形波—锯齿波发生器，给出设计电路，并记录波形。 二、技术指标 （1） 频率范围：100Hz~1kHz,1kHz~10kHz ； （2） 输出电压：方波V V 24p -p ≤，三角波V V 6p -p =，正弦波V V 1p -p ≥； （3） 波形特性：方波s t μ30r < (1kHz ，最大输出时)，三角波%2V <γ ，正弦波y~<2%。 三、选材： 元器件：ua741 2个，3DG130 4个，电阻，电容，二极管 仪器仪表： 直流稳压电源，电烙铁，万用表和双踪示波器 四、方案论证 方案一：用RC 桥式正弦波振荡器产生正弦波，经过滞回比较器输出方波，方波在经过积分器得到三角波。
目录 1 引言 (1) 1.1 题目要求及分析 (1) 1.1.1 示意图 (1) 1.2 设计要求 (1) 2 波形发生器系统设计方案 (2) 2.1 方案的设计思路 (2) 2.2 设计框图及系统介绍 (2) 2.3 选择合适的设计方案 (2) 3 主要硬件电路及器件介绍 (4) 3.1 80C51单片机 (4) 3.2 DAC0832 (5) 3.3 数码显示管 (6) 4 系统的硬件设计 (8) 4.1 硬件原理框图 (8) 4.2 89C51系统设计 (8) 4.3 时钟电路 (9) 4.4 复位电路 (9) 4.5 键盘接口电路 (10) 4.7 数模转换器 (11) 5 系统软件设计 (12) 5.1 流程图： (12) 5.2 产生波形图 (12) 5.2.1 正弦波 (12) 5.2.2 三角波 (13) 5.2.3 方波 (14) 6 结论 (16) 主要参考文献 (17) 致谢...................................................... 错误！未定义书签。
1引言 1.1题目要求及分析 题目：基于51单片机的波形发生器设计，即由51单片机控制产生正弦波、方波、三角波等的多种波形。 1.1.1示意图 图1：系统流程示意图 1.2设计要求 (1) 系统具有产生正弦波、三角波、方波三种周期性波形的功能。 (2) 用键盘控制上述三种波形（同周期）的生成，以及由基波和它的谐波（5次以下）线性组合的波形。 (3) 系统具有存储波形功能。 (4) 系统输出波形的频率范围为1Hz～1MHz，重复频率可调，频率步进间隔≤100Hz，非正弦波的频率按照10次谐波来计算。 (5) 系统输出波形幅度范围0～5V。 (6) 系统具有显示输出波形的类型、重复频率和幅度的功能。
巴克码信号处理的计算机仿真 侯民胜 (北京航空工程技术研究中心 北京 100076) 摘 要:巴克码信号是二相编码信号的一种,在PD 雷达中得到了广泛应用。对巴克码信号进行匹配滤波处理可使输出信噪比达到最大。介绍了匹配滤波器的设计原理,给出白噪声匹配滤波器的传递函数模型。在Matlab/Simulink 平台上,建立雷达发射信号为巴克码信号时匹配滤波器的仿真模型。计算机仿真表明,巴克码信号经匹配滤波器后脉冲宽度被压缩,信噪比得到了显著提高。该滤波器的脉冲压缩功能,解决了一般脉冲雷达通过增加脉冲宽提高作用距离与距离分辨力下降的矛盾。 关键词:巴克码信号;信号处理;匹配滤波器;信噪比;计算机仿真 中图分类号:TN95312 文献标识码:B 文章编号:10042373X (2008)232075203 Computer Simulation of Signal Processing of B arker Code HOU Minsheng (Beijing Aeronautical Technology Research Center ,Beijing ,100076,China ) Abstract :Barker code signal ,one of the two 2phase code signal ,is used widely in PD radar.Matched filter processing can make the output SNR reach the maximum.The design principle of matched filter is introduced ,and the model of transfer func 2tion of matched filter for white noise is given.Based on Matlab/Simulink ,the simulation model of matched filter for Baker code signal is setup.The simulation show that the pulse width is pressed when the Baker code signal through a matched filter ,and the SNR is enhanced evidently.This matched filter solved the conflict between the raising of detection range and the falling of the range resolution in common pulse radar by pulse pressing. K eywords :Barker code signal ;signal processing ;matched filter ;SNR ;computer simulation 收稿日期:2008205212 现代雷达要求既能探测远距离目标,又要有高的距离分辨力[1]。高的距离分辨力要求有极窄的脉冲宽度,这就限制了发射功率的增加,从而影响雷达的探测距离。采用脉冲压缩技术,发射宽脉冲信号,接收时经脉冲压缩后变成窄脉冲,可以解决雷达作用距离和距离分辨力之间的矛盾[2]。脉冲压缩雷达的发射信号一般为调频信号和二相编码信号。在有限的二相编码序列中,巴克码序列为最佳序列,它具有理想的自相关特性,在PD 雷达中得到了广泛的应用[3]。1 巴克码特性 相位编码信号的一般表达式为[4]: s (t )=∑N -1 n =0 rect 1T ( t -nT )exp (j2πf 0t +θn ) (1) 式中,f 0为信号频率,N 为码长度,T 为子脉冲宽度,θn 为巴克码相位,取0或π。 其复包络信号为: u (t )=∑N -1 n =0 rect 1T ( t -nT )exp (j θn ) (2) 巴克码序列是相位编码信号的一种,具有理想的自 相关特性。巴克码的自相关函数的主峰和旁瓣均为底边宽度为2T 的等腰三角形,主瓣峰值是旁瓣峰值的13倍。目前能够找到的巴克码只有7种,子脉冲长度分别为:2,3,4,5,7,11,13。已经证明巴克码的最大长度为13位。 对式(1)取傅里叶变换可得到巴克码信号的频谱: U (f )=T sinc (f T ) ∑ N -1 n =0 c n exp (-j2πf n T )(3) 式中,c n =exp (θn ),取1或-1。2 巴克码信号的匹配处理 现代雷达信号处理系统的设计一般都采用匹配滤波 器,使输出信噪比达到最大。根据最佳匹配理论,白噪声环境下,巴克码信号最佳匹配滤波器的传输函数为[5]: H (f )=kU 3 (f ) (4)式中,k 为常数,U (f )为巴克码信号的频谱。 巴克码信号最佳匹配滤波器的组成如图1所示。第一级为子脉冲匹配滤波器,第二级为一个延迟加权网络。 5 7《现代电子技术》2008年第23期总第286期 通信与信息技术
运放组成的波形发生器电 路设计 This model paper was revised by the Standardization Office on December 10, 2020
运放组成的波形发生器电路设计、装配与调试 1． 运放组成的波形发生器的单元电路 运放的二个应用：⑴ 线性应用-RC 正弦波振荡器 ⑵ 非线性应用-滞回比较器 ⑴ RC 正弦波振荡器 RC 桥式振荡电路如图3-9所示。 图3-9 RC 桥式振荡电路 RC 桥式振荡电路由二部分组成： ① 同相放大器，如图3-9（a ）所示。 ② RC 串并联网络，如图3-9（b ）所示。 或图3-9（c ）所示，RC 串并联网络与同相放大器反馈支路组成桥式电路。 同相放大器的输出电压uo 作为RC 串并联网络的输入电压，而将RC 串并联网络的输出电压作为放大器的输入电压，当f=f 0时, RC 串并联网络的相位移为零，放大器是同相放大器，电路的总相位移是零，满足相位平衡条件，而对于其他频率的信号，RC 串并联网络的相位移不为零，不满足相位平衡条件。由于RC 串并联网络在 f=f 0 时的传输系数F ＝1/3，因此要求放大器的总电压增益Au 应大于3，这对于集成运放组成的同相放大器来说是很容易满足的。由R 1、R f 、V 1、V 2及R 2构成负反馈支路，它与集成运放形成了同相输入比例运算放大器。 只要适当选择R f 与R 1的比值， 就能实现Au>3的要求。其中，Ｖ1、Ｖ2和R 2是实现自动稳幅的限幅电路。 1 1R R A f u + =RC f π210=
① 振荡原理 RC 桥式振荡电路如图3-9所示。根据自激振荡的条件，φ=φa+Φf=2πn ，其中RC 串并联网络作为反馈电路，当f=fo 时，φf=0°，所以放大器的相移应为φa=0°，即可用一个同相输入的运算放大器组成。又因为当f=fo 时，F=1/3，所以放大电路的放大倍数A ≥3。起振时A>3，起振后若只依靠晶体管的非线性来稳幅，波形顶部容易失真。为了改善输出波形，通常引入负反馈电路。其振荡频率由RC 串并联网络决定，图3-9（c ）为RC 桥式振荡电路的桥式画法。RC 串并联网络及负反馈电路中的Rf+'2 R 、R1正好构成电桥四臂，这就是桥式振荡器名称的由来。在RC 串并联网络中， 取C C C R R R ====2121， 当虚部为零，即)/(11221C R C R ωω=时，3/1=F ② 稳幅原理 V 1、V 2和R 2是实现自动稳幅的限幅电路。V 1、V 2仅一只导通，导通的二极管和R 2并联等 效电阻为'2R 。根据同相放大器的放大倍数计算公式：1 ' 2 1R R R A f ++=可知输出电压幅度与 '2 R 有关。 )1()1(1 11111// 1 2 121211222211 222 2122 22 2221 11C R C R j R R C C C R j R C j R C R j R Z Z Z U U F C R j R C j R Z C j R Z o f ωωωωωωωω-+++ =++ ++= +==+= =+=?? ?
2.巴克码识别器 巴克码识别器是比较容易实现的，这里以七位巴克码为例，用7级移位寄存器、相加器和判决器就可以组成一识别器，具体结构如图7-16所示。7级移位寄存器的1、0端输出按照1110010的顺序连接到相加器输入，接法与巴克码的规律一致。当输入数据的“1”存入移位寄存器时，“1”端的输出电平为+1，而“0”端的输出电平为-1；反之，存入数据“0”时，“0”端的输出电平为+1，“1”端的电平为-1。 当发送端送来的码元自右向左进入时，首先考虑一个简单的情况：假设只计算巴克码（1110010）进入的几个移位寄存器的输出，此时将有巴克码进入一位，二位……七位全部进入，第一位移出尚留六位……前六位移出只留一位等13种情况。经过计算可得相加器的输出就是自相关函数，设码元进入移位寄存器数目为a，码元尚留在移位寄存器的数目是b，这是就可以得到a、b和j之间的关系式 图7-167位巴克码识别器 （7-38） 根据上述关系可以得到表7-2，它反映了相加器输出与a、b之间的关系。 表7-2 实际上述群同步码的前后都是有信息码的，具体情况如图7-17（a）所示，在这种情况下巴克码识别器的输出波形如图7-17（b）所示。
图7-17 识别器输入和输出波形 当七位巴克码在图7-17中的t1时刻，正好已全部进入了7级移位寄存器，这时7个移位寄存器输出端都输出+1，相加后得最大输出+7，如图7-17（b）所示，而判决器输出的两个脉冲之间的数据，称为一群数据或称为一帧数据。 当然，对于信息而言，由于其具有的随机特性，可以考察一种最不利的情况：即当巴克码只有部分码在移位寄存器时，信息码占有的其它移位寄存器的输出全部是+1，在这样一种对于群同步最不利的情况下，相加器的输出将如表7-3所示。由此可得到相加器的输出波形如图7-18所示。图中横坐标用a表示，由a、b和j之间的关系可知，。 表7-3 由图7-18可以看出，如果判决电平选择为6，就可以根据a＝7时相加器输出的7，大于判决电平6而判定巴克码全部进入移位寄存器的位置。此时识别器输出一个群同步脉冲，表示群的开头。一般情况下，信息码不会正好都使移位寄存器的输出均为+1，因此实际上更容易判定巴克码全部进入移位寄存器的位置。后面还要讲到如果巴克码中有误码时，只要错一个码，当a＝7时相加器输出将由7变为5，低于判决器的判决电平。因此，为了提高群同步的抗干扰性能，防止漏同步，判决电平可以改为4。但改为4以后容易发生假同步，这些问题在性能分析时要进一步讨论。
班级：09通信（2）班姓名：闫建康学号：090110045 题目：用VHDL语言设计一个周期性的11位巴克码11100010010序列发生器，并用时序仿真验证其功能。 1.设计思路 移位寄存器具有并行数据串行输出的功能，所以可以利用移位寄存器将此11位巴克码右移输出，因为巴克码是非周期性的，所以要利用时钟将其周期性的输出。当时钟有效并且并行数据预置使能型号有效时将巴克码预置到并行数据预置端口，然后使并行数据预置使能型号无效，在时钟有效时依次右移输出巴克码11100010010。然后再当时钟有效并且并行数据预置使能型号有效时将巴克码预置到并行数据预置端口，在时钟有效时依次右移输出巴克码。这样就实现了巴克码的周期性输出。 2. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY BAKEMA IS PORT ( CLK,LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(10 DOWNTO 0); QB: OUT STD_LOGIC ); END BAKEMA; ARCHITECTURE behav OF BAKEMA IS BEGIN PROCESS (CLK,LOAD) V ARIABLE REG11 : STD_LOGIC_VECTOR(10 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK='1' THEN IF LOAD='1' THEN REG11:=DIN; ELSE REG11 (9 DOWNTO 0) := REG11(10 DOWNTO 1); END IF; END IF; QB<=REG11(0);
课题三 多种波形发生器的设计与制作 方波、三角波、脉冲波、锯齿波等非正弦电振荡信号是仪器仪表、电子测量中最常用的波形，产生这些波形的方法较多。本课题要求设计的多种波形发生器是一种环形的波形发生器，方波、三角波、脉冲波、锯齿波互相依存。电路中应用到模拟电路中的积分电路、过零比较器、直流电平移位电路和锯齿波发生器等典型电路。通过对本课题的设计与制作，可进一步熟悉集成运算放大器的应用及电路的调试方法，提高对电子技术的开发应用能力。 1、 设计任务 设计并制作一个环形的多种波形发生器，能同时产生方波、三角波、脉冲波和锯齿波，它们的时序关系及幅值要求如图3-3-1所示。 图3-3-1 波形图 设计要求： ⑴ 四种波形的周期及时序关系满足图3-3-1的要求，周期误差不超过%1±。 ⑵ 四种波形的幅值要求如图3-3-1所示，幅值误差不超过%10±。 ⑶ 只允许采用通用器件，如集成运放，选用F741。
要求完成单元电路的选择及参数设计，系统调试方案的选取及综合调试。 2、设计方案的选择 由给定的四种波形的时序关系看：方波决定三角波，三角波决定脉冲波，脉冲波决定锯齿波，而锯齿波又决定方波。属于环形多种波形发生器，原理框图可用3-3-2表示。 图3-3-2 多种波形发生器的方框图 仔细研究时序图可以看出，方波的电平突变发生在锯齿波过零时刻，当锯齿波的正程过零时，方波由高电平跳变为低电平，故方波发生电路可由锯齿波经一个反相型过零比较器来实现。三角波可由方波通过积分电路来实现，选用一个积分电路来完成。图中的u B电平显然上移了+1V，故在积分电路之后应接一个直流电平移位电路，才能获得符合要求的u B波形。脉冲波的电平突变发生在三角波u B的过零时刻，三角波由高电平下降至零电位时，脉冲波由高电平实跳为低电平，故可用一个同相型过零比较器来实现。锯齿波波形仍是脉冲波波形对时间的积分，只不过正程和逆程积分时常数不同，可利用二极管作为开关，组成一个锯齿波发生电路。由上，可进一步将图3-3-2的方框图进一步具体化，如图3-3-3所示。 图3-3-3 多种波形发生器实际框图 器件选择，设计要求中规定只能选用通用器件，由于波形均有正、负电平，应选择由正、负电源供电的集成运放来完成，考虑到重复频率为100Hz(10ms),故选用通用型运放F741（F007）或四运放F324均可满足要求。本设计选用F741。其管脚排列及功能见附录三之三。
TDMA详解 1，什么是TDMA TDMA：Time Division Multiple Access 又称时分多址。TDMA协议将时间轴化成一定的时元，每个时元划分为时隙，在每个时元内给每个网络站点分配一定数量的时隙以发射信号，而不在发射信号的时隙中则接收其他站点所发射的信号。每个网络站点均备有准确的时钟，为了实现时分多址工作，要以一指定站的时钟为基准，其他站点的时钟则预知同步，形成统一的系统时钟。 TDMA网络时隙的划分方法应根据实际的通信需求来决定。网络的时隙划分必须满足通信的实时性需求，同时也应考虑网络的效率，时隙太小网络的实时性好但是效率太低，时隙太长又不能保证通信的实时性。TDMA协议应用在对实时性要求比较高的数据通信中。性能比较稳定不存在CDMA协议（码分多址）的多址效应和远近效应。 2，TDMA系统的同步于定时 由于TDMA系统是以时间来分割来区分不同信道，通信双方只允许在规定的时隙发送和接收信号，因此在时间上同步TDMA通信系统正常工作的前提条件。 2.1位同步 在数字通信系统中，发端按照确定的时间顺序，逐个传输数据脉冲序列中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确的判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻定时脉冲序列，这个定时脉冲序列的重复频率必须与发送的数码脉冲一致。同时在最佳判决时刻（称之为最佳相位时刻）对接收码元进行抽样判决。 为了得到码元的定时信号，首先要确定接收到信息数据流中是否包含有位定时的频率分量，如果存在此分量，就可以利用滤波器从信息数据流中把位定时信息提取出来。 如果基带信号为随机的二进制不归零码序列，则这种信号本身不包含位同步信号，为了获得位同步信号，需要在基带信号中插入位同步的导频信号，或者对该基带信号进行某种码型变换以得到同步信息。 实现位同步的的方法和载波同步类似，也有插入导频法和直接法两种，而在直接法中又分为滤波法和锁相法。考虑到TDMA通信系统是按时隙以突发方式传输信号的，为了迅速、准确、可靠地获得位同步信息，宜采用插入导频法而不宜采用自同步法。 插入导频法与载波同步时的插入导频法类似，它也是在基带信号频谱的零点插入所需的导频信号如图a，如果经过某种相关编码处理后的基带信号，其频谱的第一个零在?=（1/Tb）
一种低截获概率雷达信号及其信号处理Ξ 史 林 彭 燕 张毓峰 (西安电子科技大学电子工程学院 西安710071) 【摘要】 针对低截获概率雷达设计了一种线性调频和相位编码混合信号,这种混合信号兼有线性调频和相位编码信号的优点,又弥补了各自的缺点,以小时宽、小带宽获得大信噪比改善。文中对这种混合信号的性能及脉冲压缩处理进行了理论和仿真分析。 【关键词】 雷达,脉冲压缩,低截获概率,线性调频,二相码 A LPI Radar Signal and Signal Process SHI Lin PENG Yan ZHANG Yu2feng (School of E lectronic Engineering,X idian University X ian710071)【Abstract】 A com pound signal com posed of linear frequency m odulation(LF M)and binary phase2coded(BC)signal for low proba2 bility intercept(LPI)radar is given in this paper.This com pound signal has the advantages of LF M&BC and can make up their deficiency, The signal2noise ratio will be greatly im proved by small time2width and frequency2width.Theoretical analysis and simulation for the charac2 terstics,and pulse2com pound process of the signal are given. 【K ey w ords】 radar,pulse com pression,LPI,LF M,BC 1 引 言 低截获概率(LPI)雷达主要通过信号积累获得足够的信噪比,以弥补雷达发射功率的不足,常用的信号有线性调频(LFM)、二相码(BC)和相参脉冲串等。另外在雷达系统设计中,为了解决距离分辨率和平均功率的矛盾采用脉冲压缩技术,LFM和BC信号是其经常采用的信号。采用加窗技术,LFM信号脉压后的旁瓣较低,对多普勒频率不敏感;但其信号形式比较简单,易受敌方干扰。由于可以采用码捷变技术,相位编码信号的抗干扰性能较好,但相位编码信号对多普勒频率比较敏感,而且脉压后的旁瓣较高,必需进行旁瓣抑制和多普勒补偿。 为了综合LFM和相位编码信号的优点,弥补二者的不足,本文设计出一种脉内线性调频、脉间相位编码的混合信号,这种混合信号兼有线性调频和相位编码信号的特点,又弥补了各自的缺点,以小时宽、小带宽获得大信噪比改善,避免了大时宽和大带宽带来的问题。文中对这种混合信号的脉冲压缩处理进行了理论和仿真分析。 2 信号设计及脉冲压缩2.1 线性调频信号 脉冲宽度为τ,调频带宽为B的线性调频信号复包络可表达为 S L FM(t)=rect t τexp(j πut2)(1)其中:u=B/τ是调制系数,D=Bτ是时宽带宽积。 线性调频信号脉冲压缩滤波器的脉冲响应为 h(t)=kS3L FM(t0-t)(2)其中:t0为脉冲时延,k为滤波器的增益。 脉压后的信号包络近似为辛克函数,-4dB处的脉宽τ′=1/B,第一旁瓣幅度为-13.2dB,压缩后的主瓣幅度是压缩前脉冲幅度的D倍。压缩前后的脉冲宽度之比为D,故D又称为压缩比。 线性调频信号的优点是对多普勒频率f d不敏感,由于其信号形式比较简单易受敌方干扰,且压缩后的旁瓣较高,通常采用加窗技术来降低旁瓣,但这时主瓣稍有展宽。实际中可在时域加窗,也可在频域加窗。对于时宽带宽积较小的信号时域加窗的压缩性能优于频域加窗;对于大时宽带宽积信号时域加窗与频域加窗的压缩性能基本接近。 Ξ收稿日期:2002211213 修订日期:2003201206 基金项目:国防重点实验室基金资助项目(N o.51431060101DZ0101) 2003年6月现代雷达第6期
EDA实验报告
实验14选1数据选择器的设计 一、实验目的 1．学习EDA软件的基本操作。 2．学习使用原理图进行设计输入。 3．初步掌握器件设计输入、编译、仿真和编程的过程。 4．学习实验开发系统的使用方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1．完成4选1数据选择器的原理图输入并进行编译； 2．对设计的电路进行仿真验证； 3．编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图： 仿真波形图：
管脚分配：
实验2 四位比较器 一、实验目的 1．设计四位二进制码比较器，并在实验开发系统上验证。 2．学习层次化设计方法。 二、实验仪器与器材 1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和 0123B B B B ，输出为M （A=B ），G （A>B ）和L （A简易波形发生器的设计
目录 第一章单片机开发板 (1) 1.1 开发板制作 (1) 1.1.1 89S52单片机简介 (1) 1.1.2 开发板介绍 (2) 1.1.3 89S52的实验程序举例 (3) 1.２开发板焊接与应用 (4) 1.2.1开发板的焊接 (4) 1.2.2开发板的应用 (5) 第二章函数信号发生器 (7) 2.1电路设计 (7) 2.1.1电路原理介绍 (7) 2.1.2 DAC0832的工作方式 (9) 2.2 波形发生器电路图与程序 (10) 2.2.1应用电路图 (10) 2.2.2实验程序 (11) 2.2.3 调试结果 (15) 第三章参观体会 (16) 第四章实习体会 (17) 参考文献 (18)
第一章单片机开发板 1.1 开发板制作 1.1.1 89S52单片机简介 图1.1 89s52 引脚图 如果按功能划分，它由8个部件组成，即微处理器（CPU）、数据存储器（RAM）、程序存储器（ROM/EP ROM）、I/O口（P0口、P1口、P2口、P3口）、串行口、定时器/计数器、中断系统及特殊功能寄存器（SF R）的集中控制方式。 各功能部件的介绍： 1）数据存储器（RAM）：片内为128个字节单元，片外最多可扩展至64K字节。 2）程序存储器（ROM/EPROM）：ROM为4K，片外最多可扩展至64K。 3）中断系统：具有5个中断源，2级中断优先权。 4）定时器/计数器：2个16位的定时器/计数器，具有四种工作方式。 5）串行口：1个全双工的串行口，具有四种工作方式。 6）特殊功能寄存器（SFR）共有21个，用于对片内各功能模块进行管理、监控、监视。 7）微处理器：为8位CPU，且内含一个1位CPU（位处理器），不仅可处理字节数据，还可以进行位变量的处理。 8）四个8位双向并行的I/O端口，每个端口都包括一个锁存器、一个输出驱动器和一个输入缓冲器。这四个端口的功能不完全相同。 A、P0口既可作一般I/O端口使用，又可作地址/数据总线使用； B、P1口是一个准双向并行口，作通用并行I/O口使用； C、 P2口除了可作为通用I/O使用外，还可在CPU访问外部存储器时作高八位地址线使用； D、P3口是一个多功能口除具有准双向I/O功能外，还具有第二功能。 控制引脚介绍： 1）电源：单片机使用的是5V电源，其中正极接40引脚，负极（地）接20引脚。 2）时钟引脚XTAL1、XTAL2时钟引脚外接晶体与片内反相放大器构成了振荡器，它提供单片机的时钟控制信号。时钟引脚也可外接晶体振荡器。 振蒎电路：单片机是一种时序电路，必须提供脉冲信号才能正常工作，在单片机内部已集成了振荡器，
目录 第一章摘要 (1) 第二章总体设计原理 (2) 2.1 PCM编码原理 (2) 2.2 PCM原理框图 (3) 2.3 时分复用原理 (4) 第三章单元电路的设计 (6) 3.1信号源系统模块 (6) 3.2 PCM编码器模块 (7) 3.3帧同步模块 (9) 3.4位同步模块 (10) 3.5 PCM分接译码模块 (12) 3.6系统仿真模型 (14) 第四章总结与体会 (15)
第一章摘要 SystemView是具有强大功能基于信号的用于通信系统的动态仿真软件，可以满足从底层到高层不同层次的设计、分析使用。SystemView具有良好的交互界面，通过分析窗口和示波器模拟等方法，提供了一个可视的仿真过程，不仅在工程上得到应用，在教学领域也得到认可，尤其在信号分析、通信系统等领域。其可以实现复杂的模拟、数字及数模混合电路及各种速率系统，并提供了内容丰富的基本库和专业库。 时分复用（TDM：Time Division Multiplexing）的特点是，对任意特定的通话呼叫，为其分配一个固定速率的信道资源，且在整个通话区间专用。TDM把若干个不同通道（channel）的数据按照固定位置分配时隙（TimeSlot：8Bit数据）合在一定速率的通路上，这个通路称为一个基群。时分复用是建立在抽样定理基础上的。抽样定理使连续（模拟）的基带信号有可能被在时间上离散出现的抽样脉冲所代替。这样，当抽样脉冲占据短时间时，在抽样脉冲之间就留有时间空隙，利用这个时间空隙便可以传输其他信号的抽样值。因此，这就有可能沿一条信道同时传送若干个基带信号。 当采用单片集成PCM 编解码器时，其时分复用方式是先将各路信号分别抽样、编码、再经时分复用分配器合路后送入信道，接收端先分路，然后各路分别解码和重建信号。PCM的32路标准的意思是整个系统共分为32个路时隙，其中30 个路时隙分别用来传送30 路话音信号，一个路时隙用来传送帧同步码，另一个路时隙用来传送信令码，即一个PCM30/32 系统。