计数器周期为0到c 。如果整数部分是偶数,只需当q0_count
2 仿真结果及硬件电路测试
根据上面的原理,利用Quartus Ⅱ4.2开发的7分频和7.5分频的仿真波形如图2和图3
所示。
图2 7分频仿真波形
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27#第32卷第4期2006年4月 电子工程师 ELECTRON I C ENG I N EER V o.l 32N o .4
A pr .2006
图37.5分频仿真波形
只要稍微修改程序,即可实现任意整数和半整数分频。
本设计在A ltera公司的EP M7064SLC84-10构成的一个数据采集系统上测试通过,性能良好。3结束语
本分频方法原理简单,具有一定的通用性,而且使用的CPLD逻辑宏单元数较少,如在EP M7064中,上面仿真的两个分频器均只用7个逻辑宏单元。
参考文献
[1]姜雪松,刘东升.硬件描述语言VHDL教程[M].西安:西
安交通大学出版社,2004.
Arbitrary I ntegral or Half-i ntegral Freque ncy Divisi on
Designed w ith CPLD
XU Yong-xian
(N an jing Un i v ersity of Posts and Teleco mm un icati o ns,N anjing210003,China)
Abst ract:No w adays,frequency div ision is often needed for d ifferen t syste m m odu les because ofm ore and m ore co m plex e lectron ic syste m s.There are m any approaches f o r frequency div ision,but approachesw ith si m-p le design and versatility are se l d o m.Neverthe less,in the syste m desi g n based on CPLD,the realization o f fre-quency d i v ision can be obtained easily fro m the l o g ic OR o f t w o w avefor m s,wh ich are generated seperately by t w o counters under the contro l of the r ising and fa lli n g edge of the i n pu t cl o ck.W hat.sm ore,the duty rati o o f i n tegra l d i v isi o n is50%,and that o f hal-f i n tegra l d i v isi o n is nearly50%.
K eyw ords:integra l d i v isi o n;hal-f integ ral division;du ty rati o;CPLD
(上接第26页)
5结束语
这种预测模型的优势在于:从频域建立干扰模型,使得分析有针对性,并且能方便地对干扰点进行锁定,即得到干扰从何而来、在哪个频点(或频段),进而有针对性地采取措施;利用网络的思想,将干扰产生及其传播网络化,使得在解决复杂问题时可应用网络的优点,直接讨论网络参数及网络拓扑结构,从而突出主要矛盾,使预测本身更加灵活、实用。同时,离散化可使预测过程更加适合于用计算机实现。
参考文献
[1]邓次平.现代微波网络[M].北京:国防工业出版社,
1994.
[2]王庆斌,刘萍,尤利文.电磁干扰与电磁兼容技术[M].
北京:机械工业出版社,2003.
[3]焦李成.神经网络系统理论[M].西安:西安电子科技大
学出版社,1990.
[4]江庆平,刘光斌,余志勇.导弹武器系统的电磁兼容分析和
预测研究[J].导弹与航天运载技术,2004(6):16-21.
Construction of E MC ForecastM odel w it h Net work Theory
YANG Guo-w e,i ZHANG Hou,JI ANG Y an
(A ir Fo rce Eng i n eeri n g U niversity,Sanyuan713800,Ch i n a)
Abst ract:The purpose of E MC f o recast is to forecast the E M C cond ition of syste m s or equ i p m ents,and solve t h e E M C proble m s duri n g design i n g and testi n g.A s a recu l,t the re li a bility w ill be enhanced and the cost w ill be reduced.I n setting up net w orks,attenti o n must be pa i d to E M C prob le m s.O ther w ise,the subsys-te m sw ill i n terfere w ith o thers or be d istur bed by others,and the net w ork f u nctions w ill be affected.In this pa-per,a m odel used to pred ict t h e E MC conditi o n a m ong syste m s is introduced.As net w ork theory and spectrum concept are used to so lve E MC forecast prob le m,t h e hypostasis o f interference w illbe un m asked.I n thisw ay, the E MC forecast m odelw ill be visua lized,si m ple and can be actualized easily by co m puter.
K eyw ords:E MC;forecastm odeling;net w ork;m atri x
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28
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#基本电子电路#电子工程师2006年4月
分频器
第36卷第2期信息化研究Vo l.36 No. 2 2010年2月I nfo r m a t iza t ion R e s ea r ch Feb. 2010 基于FPGA 的任意数值分频器的设计 周殿凤,康素成,王俊华 (盐城师范学院物理科学与电子技术学院,江苏省盐城市224002 ) 摘要:介绍了基于FPG A 的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3 类分频:整数分频、小数分频和分数分频。所有分频均通过VHDL 语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPG A资源少。本设计在A l2 te ra 公司的Cyc l o neⅡ系列EP2C35 型FPG A芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。 关键词: FPG A; VHDL;分频器 中图分类号: TP277 0 引言 FPG A 作为未来数字系统的 3 大基石( FPG A、D SP、CPU ) 之一, 成为目前硬件设计研究的重点[ 1 ] 。 在数字系统的设计中,设计人员会遇到各种形式的分频需求,如偶数分频、奇数分频、半整数分频、小数分频率的1 / 10。从图1可看出当j = 5 = m/ 2时输出时钟占空比为50 %。 图110分频器波形图 和分数分频等。在某些设计中,系统不仅对频率有要求,而且对占空比也有严格的要求。由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频实现起来较为简单, 但对半整数分频及等占空比的奇数分频实现较为困难,小数分频和分数分频更 占空比为50 %的奇数分频实现起来较为困难,实现的方法较多,文中介绍了一种占用资源较少的方法。假设要实现占空比为50 %的m = 2 n+ 1 分频, 选择两个2 n+ 1进制计数器控制两个中间时钟c lk1 和c l k2 , 1 号计数器在输入时钟c l k的上升沿计数, 2 号在c l k 的 困难[ 2 ] 。为了解决这一问题,本文首先分析了各种分下降沿计数。当计数器1 输出为0 ～n - 1 时c l k1 为 频器的设计方法,然后将其综合起来成为一个通用分频器。通过分析分频器的原理,探索出了一套简单明了的设计方法,设计了一个任意数值通用分频器,该分频器没有毛刺且占用的逻辑资源较少。 1 整数分频器 偶数分频器的设计较为简单,可以利用计数器实1 ,输出为n ～2 n 时c l k1为0 且计数器1 输出为 2 n时计数器1清0 , 如此循环下去; 当计数器2输出为0 ～n - 1 时c l k2为1 ,输出为n ～2 n 时c l k2为0且计数器2输出为 2 n时计数器 2 清0 ,如此循环下去。可见2种计数器实现方法一样,只是翻转的边沿不一样,最终输出的时钟c l kou t = c l k1 + c l k2。占空比为50 %的奇数分频仿真图见图2 ,图中m = 9 ,因此是9 分频电路, 现[ 3 ] 。假设要实现m = 2 n分频, 当计数器的值为0 ～通过预置值m 可以非常方便的对分频系数进行设置 j - 1时,输出时钟为 1 ,计数器的值为j～2 n- 1 时,输出时钟为0 ,在计数器值为2 n - 1 时复位计数器,如此循环下去,即可实现占空比为j/2 n的分频, m 和j都是预置数, j用于调节占空比, m 调节分频系数。m 的值不同,分频系数也就不同, 如果预置数m 是奇数则可实现占空比不等于50 %的奇数分频。图1 中m 取值10,故实现的是10 分频, 输出时钟频率是输入时钟频收稿日期: 2009212 220; 修回日期: 2010201 209。 基金项目:江苏省高校自然科学基金资助项目( 08KJD140005) ;盐城师范学院校级基金资助项目( 09YCK L 016) 。而不需要重新编程。 图29分频器波形图 2小数分频器 小数分频器是通过可变分频和多次平均的方法得到的[ 4 25 ] 。假设要进行m . n分频( m 、n都是整数, 且n < 10 ),因为只有一位小数,所以总共要进行1 0次分 ·59·
VHDL非整数分频器设计实验报告
非整数分频器设计 一、 输入文件 输入时钟CLK: IN STD_LOGIC 二、 设计思路 1. 方法一：分频比交错 （1） 确定K 值 先根据学号S N 确定M 和N ：为了保证同学们的学号都不相同，取学号的后四位，即N S =1763 ()mod 1920(mod 17)0 17mod 17 S S S N N if N then M else M N =+=== 由以上公式，得N=(1763 mod 19)+20=35 M=(1763 mod 17)=12 然后根据下式计算分频比K 的值： 8()9N M M K N -+= = =8.34285714 （2） 确定交错规律 使在35分频的一个循环内，进行12次9分频和23次8分频，这样，输出F_OUT 平均为F_IN 的8.34285714分频。为使分频输出信号的占空比尽可能均匀，8分频和9分频应‘交替’进 （3） 设计框图：要求同步时序设计
（4）代码 在实体内定义两个进程（PROCESS P1和PROCESS P2），一个进程控制输出8/9分频，一个进程控制35分频周期比例输出。控制器输出FS_CTL信号控制输出是8分频还是9分频，分频器输出C_ENB信号来控制35分频计数器计数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV IS--定义实体,实体名DIV PORT(F_IN: IN STD_LOGIC;--输入时钟信号 F_OUT: OUT STD_LOGIC--输出时钟信号 ); END DIV; ARCHITECTURE A OF DIV IS SIGNAL CN1: INTEGER RANGE 0 TO 7;--8分频计数器 SIGNAL CN2: INTEGER RANGE 0 TO 8;--9分频计数器 SIGNAL CN: INTEGER RANGE 0 TO 34;--整体计数器 SIGNAL C_ENB: STD_LOGIC;--整体计数器时钟驱动信号 SIGNAL FS_CTL: STD_LOGIC;--控制8、9分频比例信号,高电平8分频,低电平9分频 BEGIN P1:PROCESS(F_IN)--8、9分频计数进程 BEGIN IF (F_IN'EVENT AND F_IN='1') THEN IF(FS_CTL='0') THEN--9分频 IF CN2=8 THEN--计数 CN2<=0; ELSE CN2<=CN2+1; END IF; IF CN2>4 THEN--控制输出,占空比0.5 F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN2=8 THEN--控制整体计数器驱动信号 C_ENB<='1'; ELSE C_ENB<='0'; END IF; ELSE IF CN1=7 THEN--8分频计数,同上 CN1<=0; ELSE CN1<=CN1+1; END IF; IF CN1>3 THEN F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN1=7 THEN C_ENB<='1'; ELSE C_ENB<='0'; END IF; END IF; END IF; END PROCESS P1; P2:PROCESS(C_ENB)--整体计数进程 BEGIN IF (C_ENB'EVENT AND C_ENB='1') THEN--由驱动信号驱动 IF CN=34 THEN--计数 CN<=0; ELSE CN<=CN+1; END IF; IF (CN=34 OR CN=2 OR CN=5 OR CN=8 OR CN=11 OR CN=14 OR CN=17 OR CN=20 OR CN=23 OR CN=26 OR CN=29 OR CN=32) THEN FS_CTL<='0'; ELSE FS_CTL<='1'; END IF;--8、9分频比例分配 ELSE CN<=CN; END IF; END PROCESS P2; END A;
分频器设计实验报告
竭诚为您提供优质文档/双击可除分频器设计实验报告 篇一：n分频器分析与设计 一、实验目的 掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。 二、实验原理 分频是对输入信号频率分频。1、cD4017逻辑功能 2、74190/74191逻辑功能 3、集成计数器级联 当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。方法分为异步级联和同步级联。4、集成计数器的编程 在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。可采用复位编程和置数编程两种。5、多片74190/74191计数器级联 可根据具体计数需求和增减需求，选用74190或74191，
选择不同功能、同步或异步设计等。 6、74190/74191计数器编程 由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。可根据需求设计n进制加法或减法计数器。 n与译码逻辑功能如下。 7、74191组成(n-1/2)分频器电路如下图： u3 计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。 三、实验仪器 1、直流稳压电源1台 2、信号发生器1台 3、数字万用表1台 4、实验箱1台 5、示波器1台 四、仿真过程 1、按照cD4017和74191功能表验证其功能。 2、74191组成可编程计数器 (1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。设计图如下 仿真波形如下 (2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。设计图如下： 仿真波形如下
基于VHDL的全数字分数分频器设计
第６卷第１２期２００６年６月１６７１—１８１５ｆ２００６１１２—１６０９—０４科学技术与工程 ＳｃｉｅｎｃｅＴｅｃｈｎｏｌｏｇｙａｎｄＥｎｇｉｎｅｅｒｉｎｇ Ｖ０１．６Ｎｏ．１２Ｊｕｎ．２００６ ⑥２００６ Ｓｃｉ．Ｔｅｃｈ．Ｅｎｇｎｇ． 通信技术 基于ＶＨＤＬ的全数字分数分频器设计 尹辉炳张涛 （中国科学院上海技术物理研究所．上海２０００８３） 摘要介绍了，全数字化的分数分频器的两种设计方法．分析了它们的特点．然后采用ＶＨＤＬ硬件描述语言设计了全数字化的分数分频器，并且给出了设计任意分数分频器的方法。 关键词ＶＨＤＬＦＰＧＡ／ＣＰＩ．Ｄ分数分频器 中图法分类号ＴＮ７４２．１：艾献标识码Ａ 在数字电路设计中．经常需要用到分频电路。一般的整数分频器可以很容易地通过Ｄ触发器或者模Ⅳ计数器来实现。但是．有时候电路中需要用到各种不同的频率．而时钟源通常只有有限的一两个．这时候就会碰到需要分数分频的情况。文献『１，２］中给出了一种实现半整数分频器的方法．这里通过对该电路进行建模和分析，对其进行扩展．得到更为一般的形式，使其能实现（Ｎ一１／Ｍ）分频。另外，根据文献ｆＩ１中分数分频的基本原理，设计了一种通用分数分频器．并且给出了确定分数分频器参数的方法。最后对这两种分数分频器进行了比较说明。 １（Ⅳ＿１肋）型分频器设计 １．１基本原理 文献『１，２］中给出了一种半整数分频器，其电路组成如图１所示，由一个异或门，一个模Ⅳ计数器，以及一个２分频器组成。 图１半整数分频器电路组成 ２００６年１月１６日收到 第一作者简介：尹辉炳（１９８０一），男，江苏丹阳人，中国科学院上海技术物理研究所硕十研究生，研究方向：红外信号与信息处理。其慨。＝志≯。＾＝寿。 网２３．５分频器仿真波ｊ髟 采用ＶＨＤＬ语言设计上述电路（令Ｎ＝４）．并进行仿真得到波形如图２所示．图中ｃｌｋｉｎ为输入波形．比锨五和ｃｌｋ—ｉｎ可以得出：勘的每个周期中ｆ．ｋｇｃｌｋ．ｉｎ少一个正脉冲。但是．观察模Ⅳ计数器输出ｔｅｍｐ．就可以发现，实际上在矗的每个周期中￡是ＥＬｅｌｋｉｎ多了一个正脉冲ｊ分析如下：没此时刻为图中五的第一个高电平下降沿前一刻，＾＝１，然后ｃｌｋｉｎ由１变为０，导致异或门的输出￡变为１，￡的上升沿使模Ⅳ（模４）计数器计数．计数器结果加１。由于计数器计到了最大值，故ｃｌｋｏｕｔ输出高电平１．ｅｌｋｏｕｔ的上升沿又促使２分频器工作，使磊由１变为０，然后兀反馈回异或门得输人端，与ｃｋｌｉｎ通过异或门使７：变为０．反馈使得‘由０变为１．以后经过一段时问又返回０。 根据上面的分析．可以将异或门看作是频率加法器．于是可以得到半整数分频器如下的数学模型 框图（图３）。
小数分频器原理
基于CPLD/FPGA的半整数分频器的设计 在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。比如：分频系数为2.5、3.5、7.5等半整数分频器。笔者在模拟设计频率计脉冲信号时，就用了半整数分频器这样的电路。由于时钟源信号为50MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为2.5，因此整数分频将不能胜任。为了解决这一问题，笔者利用VIDL硬件描述语言和原理图输入方式，通过MAX+plus II开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。 2 小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1 从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。 3 电路组成 分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。图1给出了通用半整数分频器的电路组成。
EDA 实验2简单分频时序逻辑电路设计 实验报告
时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入
基于VHDL数控分频器设计
目录 一、设计任务与要求 (3) 二、总体框图 (3) 三、选择器件 (4) 四、功能 (5) 1、数控分频器 (5) 2、BCD译码器 (6) 3、扫描器 (11) 4、3-8译码器 (13) 5、7段数码管显示译码器 (16) 五、总体设计电路图 (19) 1总体（顶层）电路原理图 (19) 2仿真结果 (19) 3管脚分配图 (20) 4.硬件连接情况 (20) 六．心得体会 (20)
数控分频器设计 一、设计任务与要求 数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。 基本功能： 1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。 2、输出的波形应为占空比位50%的方波。 3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。 总体框图 设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。把输入端输入的八位二进
制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。 模块的功能： 1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输入10010000，即对输入的时钟信号进行144分频。 2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。 3、扫描器：when “000”=>daout<=dout(3 downto 0); when “001”=>daout<=dout(7 downto 4); when “010”=>daout<=dout(3 downto 2)<="00"; daout(1 downto 0)<=dout(9 downto 8); when others=>null; 4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。 当sel=1时，q=11111101;选择十位数码管亮。 当sel=2时，q=11111011;选择百位数码管亮。 5、7段数码管显示译码器：把BCD码表示的十进制数转换成驱动数码管显示的段信号，使数码管显示数字。 三、选择器件 1、装有QuartusII软件的计算机一台。 2、芯片：使用altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片 。 此次设计实验采用ALTERA公司的cyclone系列的FPGA芯片EP1C12,设计和仿真采用ALTERA公司的QUARTUS II软件，EP1C12各项参数参照上表。 Cyclone的性能特性 （1）、新的可编程体系结构，实现低成本设计。
分频器的设计2014-1-10 10.29.8
武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课 程 设 计
题 学 专 班 姓
目 院 业 级 名
分频信号发生器的分析与设计 自动化学院 电气工程及自动化 电气 1107 班 成涛 陈静 教授
指导教师
2014 年
01 月
09 日
武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题 目: 成涛 专业班级: 电气 1107 班 陈静 教授 工作单位: 自动化学院 分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰 写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz） 。要求输出信号:f1=f0/N，N 通过键盘 输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。 内容包括:摘要、 目录、 正文、 参考文献、 附录 （程 序清单） 。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软 件思想，流程，源程序设计及说明等） 、程序调试说明和结果分析、课程设计收 获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日 查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日 编程 01 月 03 日-----0 1 月 07 日 调试程序 01 月 08 日----- 01 月 09 日 撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
年 年
月 月
日 日
数控分频器实验报告
《数控分频实验》 姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。 二、实验原理 本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。 三、实验步骤 1.任意奇数分频 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;
实验一 QUARTUS II入门和分频器设计
实验报告 课程名称EDA技术与VHDL设计 实验项目Quartus II入门 实验仪器计算机、Quartus II 系别信息与通信工程学院 专业电子信息工程 班级/学号电信1201 / 2012010970 学生姓名张宗男 实验日期 成绩 指导教师
实验一 QUARTUS II入门和分频器设计 一、实验目的 1．掌握QUARTUS II工具的基本使用方法； 2．掌握FPGA基本开发流程和DE2开发板的使用方法； 3．学习分频器设计方法。 二、实验内容 1．运用QUARTUS II 开发工具编写简单LED和数码管控制电路并下载到DE2 实验开发板。2．在QUARTUS II 软件中用VHDL语言实现十分频的元器件编译，并用电路进行验证，画出仿真波形。 三、实验环境 1．软件工具：QUARTUS II 软件；开发语言：VHDL； 2．硬件平台：DE2实验开发板。 四、实验过程 1．设计思路 （1）、 18个开关控制18个LED灯，通过低位四个开关的‘1’‘0’控制LED灯上7段灯的显示（2）、 实现10分频IF(count="1001") THEN count<="0000"; clk_temp<=NOT clk_temp; 达到9的时候，把“0000”给到cout,然后clk_temp 信号翻转，从而实现10分频。 2．VHDL源程序 （1）、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY e_zhangzongnan IS PORT(SW :IN STD_LOGIC_VECTOR(0 TO 17); HEX0 :OUT STD_LOGIC_VECTOR(0 TO 6);
课程设计基于FPGA的半整数分频器设计
课程设计报告 设计名称EDA（VHDL）课程设计 专业班级电子0942 姓名姬鹏冲 学号0904451213 成绩评定 电气与信息工程学院 二0一二年一月 课程设计要求和成绩考核办法 （要求和成绩考核办法在封皮背面打印） 1．不允许在教室或实验室内吸烟、吃零食，不准带无关人员到教室或实验室活动，否则扣平时表现分。 2．凡病事假超过3天（每天7小时），或迟到早退三次以上，或旷课两次（1天）以上，不得参加本次考核，按不及格处理，本次课程设计不能通过。 3．病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。 4．课程设计的考核由指导教师根据设计表现（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等几个方面，给出各项成绩或权重，综合后给出课程设计总成绩。该设计考核须经教研室主任审核，主管院长审批备案。 5．成绩评定采用五级分制，即优、良、中、及格和不及格。 6．课程设计结束一周内，指导教师提交成绩和设计总结。 7．设计过程考核和成绩在教师手册中要有记载。
实习报告要求 实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。 注意： 1．课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文目录前。 2．为了节省纸张，保护环境，便于保管设计报告，统一采用A4纸，课程设计报告建议双面打印（正文采用宋体五号字）或手写，左侧装订，订两个钉。 基于FPGA的半整数分频器设计 一、系统设计任务及功能概述 本系统是利用VHDL硬件描述语言和原理图输入方式，通过MUX+PLUSⅡ开发软件和ALTER 公司的FLEX系列EPF10K10LC84-4型FPGA方便的完成了半整数分频器电路的设计。本系统是通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。 二、系统设计方案和程序设计 1．系统设计方案 我们采用脉冲吞吐计数器和锁相环技术，先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的5.5分频值。该分频器电路可由一个异或门、一个模6数器和二分频器组成。这样可以实现分频系数为5.5分频器以及11分频。 设计框图如下所示 2．VHDL程序设计 （1）模6计数器VHDL描述设计 该计数器可产生一个分频系数为5.5分频器，并产生一个默认的逻辑符号cont6。其输入端口为rst、en和clk；输出端口为qa,qb,qc。下面给出模6数器的VHDL描述代码：libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity cont6 is port(clk:instd_logic; rst:instd_logic; en:instd_logic; qa,qb,qc:outstd_logic); end entity cont6; architecturewode of cont6 is signalcount:std_logic_vector(2 downto 0); begin process(clk,rst,en)is begin
实验五 数控分频器
实验五数控分频器 一、实验目的 1、学会数控分频器的设计、分析和测试方法； 2、根据仿真结果分析设计的优缺点。 二、实验原理 数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DIV IS PORT(CLK:IN STD_LOGIC; K_OR:OUT STD_LOGIC); END ENTITY DIV; ARCHITECTURE BHV OF DIV IS SIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; BEGIN PROCESS(CLK,C1) BEGIN IF RISING_EDGE(CLK) THEN IF (C1="100") THEN C1<="000";ELSE C1<=C1+1;END IF; IF (C1="001") THEN M1<=NOT M1;ELSIF C1="011" THEN M1<=NOT M1; END IF; END IF; END PROCESS ; PROCESS(CLK,C2) BEGIN IF FALLING_EDGE(CLK) THEN IF (C2="100") THEN C2<="000";ELSE C2<=C2+1;END IF; IF (C2="001") THEN M2<=NOT M2;ELSIF C2="011" THEN M2<=NOT M2;
分频器实验
实验一分频器设计 一、实验项目 分频器设计实验：利用QuatusII仿真实现分频器设计。 二、实验仪器及器件 计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。 三、实验目的 1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。 2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用 Verilog HDL 或者VHDL 语言描述分频器的方法。 3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog 和VHDL语言。 4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。 5、学会FPGA I/O引脚分配和实现过程。 四、实验要求及内容 1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序， 编译并仔细观察在实验板上的现象。 2、在QuatusII平台上进行波形仿真。 3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。编写分 频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波 形。 五、实验原理 一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。 分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。 在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。 偶数分频（2N）
分频器的设计
分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷
3分频器的设计
三分频器的设计 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;
end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果
实验报告1 简单分频器
课程名称：FPGA指导老师：_竺老师_______成绩：__________________ 实验名称：简单分频器的设计实验类型：_______同组学生姓名：__俞杰草______ 一、实验目的和要求（必填）二、实验内容和原理（必填） 三、主要仪器设备（必填）四、操作方法和实验步骤 五、实验数据记录和处理六、实验结果与分析（必填） 七、讨论、心得 一．实验目的 a)熟悉Xilinx ISE软件，学会设计，仿真，综合和下载。 b)熟悉实验板电路设定频率的方法。 二．实验内容 根据实验板上晶振的输入频率50MHz，如果直接用这么高的时钟频率来驱动LED的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将50MHz的输入频率降低为人眼可分辨的频率（10Hz以下），并在实验板的LED2~LED5上显示出来。 三．实验记录 【实验现象】 当将rst_n信号对应的开关拨下，led0熄灭，其他所有led亮。 当将rst_n信号对应的开关往上拨，有7盏led亮，1盏led灭，且灭的led从led0向led7，再跳回led0不断循环往复的移动。 【主要程序段分析】 reg[22:0]cnt; always@(posedge clk) if(rst_n)cnt<=23'd0; else cnt<=cnt+1'b1;//带复位键的位宽为24位的分频计数器，以降低闪烁频率reg[7:0]led; always@(posedge clk) if(rst_n) led<=8'b00000001;//按键复位 else if((cnt==23'h7fffff)&&(led==8'b10000000)) led<=8'b00000001;//循环一周后从D5开始下一周的循环 else if(cnt==23'h7fffff) led<=led<<1;//左移一位，右端补零 assign led_d2=~led[2]; assign led_d4=~led[4];
EDA数控分频器的设计报告
数控分频器的设计 1、实验目的： 学习数控分频器的设计、分析和测试方法。 2、实验原理： 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例下文所示。 1) VHDL及语句分析 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS --定义实体DVF PORT ( CLK : IN STD_LOGIC; --时钟输入 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --7位预置数 FOUT : OUT STD_LOGIC ); --输出的频率 END DVF; ARCHITECTURE one OF DVF IS --定义结构体one SIGNAL FULL : STD_LOGIC; --定义信号full BEGIN P_REG: PROCESS(CLK) --进程P_REG中CNT8从预置数D开始 逐步累加到255后，FULL置1；再将 CNT8置为D，循环以获得一个新的周期 脉冲序列FULL，即产生新的频率V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; FULL<='1'; ELSE CNT8 := CNT8 + 1; FULL <= '0'; END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) --进程P_DIV中，FOUT是占空比为50%的周期
分频器的设计
首先讲一下单元: 一般情况下,我们对单元按频率会划分为超高音,高音,中高音,中音,重低音,低音,超低音 超高音:負責22kHz以上的頻率 高音:負責5000Hz~22kHz頻率、 中音:負責1500~5000Hz頻率 低音:負責1500Hz以下頻率 超低音(增加)負責200Hz以下頻率 也有网友提出其她的划分标准 以A音(C调的“哆来咪法嗦啦西”的“啦”音,频率为440赫兹)为基准音,以倍频的形式向下三个八度向上五个八度,把全音域分为八个八度,一个个八度就就是音响上常说的一个倍频程(1oct)。具体的划分就是这样的: 55－110赫兹,110－220赫兹,220－440赫兹,440－880赫兹,880－1760赫兹,1760－3520赫兹,3520－7040赫兹,7040－14080赫兹,共八段(八个八度)。这样就很清晰的瞧出频段的划分了。110赫兹以下－超低频; 110－220赫兹－低频; 220－440赫兹－中低频; 440－880赫兹－低中频; 880－1760赫兹－中频; 1760－3520赫兹－中高频; 3520－7040赫兹－高频; 7040赫兹以上－超高频。 还有两种频段划分方法 以“E”音划分 -20 次低频 20-40 极低频 40-80 低频下段 80-160 低频上段 160-320 中频下段 320-640 中频中段
640-1280 中频上段 1280-2560 高频下段 2560-5120 高频中段 5120-10240 高频上段 10240- 极高频 以“C”划分 -63 极低频 63-125 低频下段 125-250 低频上段 250-500 中频下段 500-1K 中频中段 1K-2K 中频上段 2K-4K 高频下段 4K-8K 高频上段 8K- 极高频 分频器的主要元件:电阻,电感,电容 电阻在分频器中的作用:调整灵敏度 电感:其特性就是阻挡较高频率,只让较低的频率通过电容:其特性与电感刚好相反,也就就是阻挡频率通过
