SOC测试
胡瑜韩银和李晓维
摘 要 本文介绍芯片系统（System-on-a-Chip, SOC）测试面临的挑战、现有测试技术和未来研究方向。随着芯片规模按照摩尔定律增长，复用IP（Intellectual Property）核构建SOC逐渐成为芯片设计的主流。基于IP核的SOC 测试技术受到广泛关注。本文结合中科院计算技术研究所测试及可信计算课题组开展的研究工作，综述四类IP核的测试技术和SOC测试资源优化技术，介绍两个标准化组织开展的SOC测试标准工作，展望SOC测试的研究方向。
1 SOC面临的挑战
1.1 芯片设计规模
集成电路制造工艺的进步使芯片上晶体管的数量按照摩尔定律增长，预计将在2010年达到百亿数量级。如图1所示，每十二个月，芯片的集成度就可提高58%，而设计能力只能提高21%[1]，导致芯片制造能力与设计能力的差距越来越大。为了减小制造与设计之间的差距，必须采用新的设计方法学：通过复用已经过验证的电路功能模块，加上一些自定义逻辑以及胶合逻辑，来构成整个芯片设计，使芯片设计周期大大缩短。当一块基于电路功能模块复用的单一芯片能实现一个完整的复杂系统时，该芯片就被称为芯片系统。而那些可复用的经过验证的电路功能模块，则被称为IP核。由于复用IP核可快速构建系统，因此基于IP核的SOC设计方法一经提出，就得到了集成电路（Integrated Circuits, IC）设计商、电子设计自动化（Electronic Design Automation, EDA）厂商和无晶圆半导体公司（Fabless）的热烈响应。Dataquest调查表明，2000年SOC的产值占到IC产业产值的11.8%，预计2005年将达到25.3%，即460亿美元。仅2000年IP核市场的增长率就达到40.1%。IP 核种类也日渐丰富，例如ARM, MIPS, IBM PowerPC处理器核；SRAM, ROM, Flash, DRAM, CAM （Content Addressable Memory）类型的存储器核；TI, Pine, Oak公司的DSP核；用于外设控制的DMA （Direct Memory Access）, MMU（Memory Management Unit）, BIU（Bus Interface Unit）核；PCI, USB （Universal Serial Bus）, UART（Universal Asynchronous Receiver/Transmitter）接口核；JPEG压缩核和MPEG解码器核等多媒体核；以及以太网控制器核、ATM SAR (Segmentation and Reassembly), MAC（Media Access Control）核等与网络处理相关的核。
图1. 集成电路设计能力危机图2. SOC测试访问结构原理图
1.2 测试复杂性
SOC的设计模式不同于以往大规模集成电路的垂直设计模式。垂直设计模式是指一个厂商负责芯片从规范到行为级、逻辑级、门级和版图级的全部设计过程。SOC的设计模式是水平的，也就是SOC集成商选择不同厂商提供的IP核来构建芯片系统。其中IP核的形式可以是只有寄存器传输级（Register Transfer Level, RTL）描述的软核，也可以是用网表描述的固核，或者是用版图描述的硬核。这种水平设计模式一方面缩短了SOC设计周期，另一方面却使SOC测试面临巨大挑战。这是因为：第一，IP核供应商与SOC集成商是不同的企业，为了保护知识产权，IP核供应商不愿意向SOC集成商提供IP核的结构信息。但是IP核的测试是由SOC集成商完成的，这样对SOC集成商来说，IP核测试是黑盒测试，也就很难对测试进行优化。第二，IP核的多样性带来测试的复杂性。就IP核的设计形式而言，有上述软核、固核、硬核三种；就电路类型而言，有数字逻辑核、存储器核、模拟/混合核；就功能而言，有处理器核、DSP核、多媒体核等，如图2所示；就电路可测试性设计方法而言，有内建自测试（Built-in-Self-Test, BIST），扫描测试、边界扫描测试、测试点插入等；就时钟而言，有处理器核和DSP核等需要高频时钟的IP核，也有外设控制器等只需要低频时钟的IP核。SOC集成商必须考虑对多样性的支持。第三，测试资源是有限的，外部测试设备所能提供的测试通道数，ATE（Automatic Test Equipment）的测试通道深度和测试时间都是“稀缺资源”。因而SOC的测试必须考虑所有与此有关的细节，因而使测试日渐成为SOC设计流程中的瓶颈。如图3所示，根据1997年ITRS的预测[1]，到2012年，芯片的测试成本将与制造成本持平。
图3. 芯片的制造成本与测试成本
我国对SOC的发展极为重视，2002年国家自然科学基金委员会把“半导体集成化芯片系统基础
研究”作为重大研究计划项目，确定了SOC集成方法学；SOC的综合、验证与测试，适用于SOC的
集成微传感系统，用于SOC的小尺寸器件与材料的科学问题，面向SOC的新材料及新器件探索与集成五个关键的基础研究方向，项目资助经费总和为4000万元。其中，中科院计算所与复旦大学、浙江大学合作承担了SOC的综合、验证与测试研究方向下的重点项目“从行为级到版图级的设计验证与测试生成”。
SOC测试必须根据不同类型的IP核，考虑其测试方法。下文将介绍各种IP核的测试技术，测试资源优化技术，现有的SOC测试标准，以及SOC测试未来的研究方向。
2IP核测试技术
2.1 数字逻辑核测试
测试包括功能测试和结构测试。因功能测试更多地用于设计验证，不是本文关注的主要内容。对于结构测试，首先需要将电路的物理缺陷模型化，建立故障模型，产生测试激励。然后将测试激励从原始输入引入故障点，并将故障点的测试响应传播到电路的原始输出，最后比较测试响应与无故障响应，判断电路是否有故障，继而进行故障定位。在寄存器传输级和门级，常用的故障模型是
固定型故障（Stuck-at-Fault, SAF）。在考虑时延故障时，测试激励生成方法会有所不同。但与固定型故障一样，也需要将激励引入故障点，然后比较测试响应。
扫描测试是一种常用的可测试性设计技术。它将电路中的触发器串连成扫描链，使得测试激励可以串行地移入各个触发器，测试响应可以串行地移出触发器，从而控制和观测电路状态。但是扫描的缺点是：串行移位时间太长，导致测试所用时间过长，触发器跳变过多，导致测试功耗远高于电路正常工作时的功耗。近来对扫描设计的改进有Scan Wheel、Scan Forest、Scan Island等应用技术。Scan Wheel 和Scan Island是在Alpha 21264上采用的新的扫描结构。该结构巧妙地使用一个扫描轴，针对该扫描轴运用轮转技术，从而达到全速测试的目的[2][3]。Scan Forest技术详见参考文献[4]。
随着芯片规模和工作频率迅速增长，测试仪的测试能力与待测芯片的差距越来越大。BIST越来越受到关注。但是BIST本身也有一些需要解决的问题，比如测试覆盖率低，测试功耗高，测试时间过长等等。测试覆盖率低的问题可以通过采用混合BIST测试方法或者是采用确定型BIST测试方法来解决。混合型BIST是首先利用LFSR（linear feedback shift registers）产生随机向量，来覆盖大部分故障。对于剩下的难测故障，采用确定型的测试向量来测试。确定型测试向量的产生办法有很多，如：基于编码压缩的方法、基于采用重播种的方法、基于扫描结构重构的方法等等。
2.2 存储器核测试
存储器核在芯片中占有的比重预期在2008年将达到83%，2014年达到94%[5]。传统的可测性设计和自动产生测试向量技术既不能有效支持存储器的测试，也不能对于SOC所带来的挑战提供一套完整的解决方案。由于存储器自身结构的特点，使得其中的故障类型不同于一般逻辑设计中所遇到的故障类型。诸如固定型故障、地址故障、跳变故障、耦合故障等更复杂的故障都要求有不同的故障建模和算法。这使得传统的扫描测试等技术所支持的故障类型和算法难以满足要求。所以，有效测试存储器需要一种基于存储器实际物理故障且能实现片上测试的方法。测试存储器常用方法有两种：宏模块测试法[6]和存储器BIST（MBIST）。
宏模块测试法是为解决扫描设计中遇到的阴影逻辑电路的测试问题所采取的一种方法。该方法通过将宏模块的用户自定义测试向量转换为扫描测试向量，实现对嵌入式逻辑电路及存储器（或宏）的自动测试。其优点是能在嵌入式环境中应用相应的宏模块测试向量提高整个IC的测试质量，并且不会对面积和被测电路性能造成负面影响。但是，这种方法不适用于大规模存储器的测试。所以对于含有较多嵌入式存储器的芯片而言，该方法就有局限性。
内建自测试是目前大规模存储器测试最通用的方法。该方法将BIST逻辑电路嵌入芯片内部，实现片上BIST结构，通过给相应存储器核的外围加一层测试控制电路，作为存储器核与芯片系统其他逻辑电路的接口，负责相应的测试及控制功能，最终实现片上自动测试存储器核。在MBIST中，重要的测试算法有MATS+、March C、-March A、March B等。
MBIST已经不再局限于故障检测，它可较方便地扩展或支持更多功能，如存储器内建自诊断（Memory Built-In Self Diagnosis，MBISD）、存储器内建自修复（Memory Built-In Self Repair，MBISR）、圆片测试（Wafer Test）、老化前测试（Pre-burn-in Test）、老化（Burn-in）、最终测试（Final Test）等。此外，支持Burn-in的BIST目前已较成功地实现了，其优点是通过监测故障（Fallout）情况，动态决定最佳Burn-in时刻。
2.3 模拟/混合电路核测试
模拟/混合电路核的测试技术还很不成熟，在数字逻辑电路中广泛应用的测试向量自动生成技术（Automatic Test Pattern Generation, ATPG）不能简单移植应用于模拟电路。这是因为：第一，模拟电路波形的时间和取值都是连续的，电路功能依赖于电路拓扑结构和元件的参数值，电路参数动态范围大，难以建立故障模型；第二，模拟信号是连续量，无论是从原始输入传递测试激励，还是从被测电路传出测试响应，在传输过程中，这些值都有可能被改变；第三，同样由于模拟信号的连续性，测量误差容易导致误判。为了提高电路的可测性，常采用三种技术：第一，功能结构重组，此方法是利用电路的功能结构经过重组而与正常工作模式不同，利用输出信号判别电路是否发生错误。典型的方法为晶振测试，即产生某种频率的振荡信号，故障电路会改变此振荡信号的频率，通过监测信号频率的变化，观测到错误。第二，插入测试点，例如在电路中增加电流传感器，有错误的电路会改变电流大小，从而观测到错误。第三，进行数模/模数转换，即在芯片设计中加入模数转换器和数模转换器，把待测电路的模拟输出信号变成数字信号，把待测电路的数字输入信号变成模拟信号，从而实现激励和响应的传播。
在模拟电路测试时，改进电路的可测性后，也可以采用ATPG方法和BIST方法。Slamani和Kaminska[7]提出了利用敏感性分析来产生测试向量的方法。敏感性是指当电路中某一参数发生变化的时候，整个电路性能随之发生变化的程度。显然，敏感性完全决定于电路的拓扑构造。利用敏感性分析的ATPG方法可以看作是寻找一个输入测试向量，利用这个输入测试向量可以使得正确电路的响应和故障电路的响应数据上相差最大。模拟电路的BIST方法和数字电路相似，都是通过内置测试信号发生和特征分析装置，达到不需要测试设备，便可以完成测试的目的。模拟电路的BIST测试方法，有基于振荡器的（Oscillation-Based-Test, OBT）的方法、基于Σ△编码（Σ△－encoding）的方法和基于频谱特性分析的方法等等。相对于传统的单模拟模块电路测试而言，SOC中模拟电路的测试则需要考虑利用现有的测试资源来提供内建自测试，从而尽可能地减少可测试性设计电路的开销。
2.4 处理器核测试
由于处理器核的工作频率已经达到GHz级，采用外部测试设备进行真速测试越来越困难。利用传统的全扫描测试不仅带来额外的电路面积开销，最为重要的是带来延迟方面的开销。这主要是因为全扫描设计有可能在处理器关键路径上增加可测试性电路，从而影响了整个处理器的性能。而且全扫描设计很难提供真速测试能力。所有这些问题使得在SOC测试环境中，为了应付高速处理器的测试要求，需要新的测试方法学。在这些研究和实践中，基于处理器指令集的方法是一个热点。基于指令的内建自测试属于功能性内建自测试。它通过以结构性故障覆盖率为指导来产生功能性的测试向量对处理器进行测试。这种方法兼有结构性测试向量覆盖率高和功能性测试向量具有真速测试能力这两个方面的优点。基于指令的内建自测试也称为功能型自测试。功能型内建自测试在操作上可分为两个步骤：首先在处理器（CPU或者是高性能的DSP）运行高结构故障覆盖率的测试程序，通过正确运行这些程序可以保证测试对这些处理器具备很高的故障覆盖率。然后利用这些已经测试完的处理器作为测试向量产生和响应比较电路来对总线、处理器之间的互连或者是其他自定义的逻辑电路（UDL，User-Defined Logic）进行测试。Lai Chen[8]提出了功能型内建自测试的系统框架，如下图4所示：
图4. 基于指令的内建自测试原理图
这种方法将自测试分为两个步骤：测试准备步骤包含了处理器模块的结构性测试向量的产生和提取，同时用于产生正确的测试响应特征数据。自测试步骤通过软件来仿真测试设备，从而实现测试激励的产生和测试响应的比较。放置在SOC存储器核中的响应特征可以通过内置的比较器判断测试结构，也可以通过卸载将这些数据传递给外部自动测试设备进行比较。
3 测试资源优化技术
SOC测试对测试资源提出了更高的要求，比如容纳更大的测试数据量的测试通道深度，更多的测试通道数，更昂贵的测试设备。为了用有限的测试资源满足SOC测试，有必要优化测试资源。中科院计算所与清华大学合作承担了北京市科技重点项目“IC设计验证/测试关键技术研发与实用”，其中测试资源优化技术就是重点研究的一个方向。
3.1 测试数据压缩
随着IP核复杂性提高和单个芯片上集成更多IP核，SOC的测试数据量迅速增长。为了有效地测试SOC，各IP供应商在提供IP核的同时会提供测试向量。一个典型的ASIC芯片就有数百亿位的测试向量。测试数据压缩是一种行之有效的资源优化方法，它可以用于减少所需要存储的测试数据量。测试向量集经压缩（编码）后，可以缩小20倍以上。测试设备然后将压缩编码后的数据传送到芯片的解码电路。解码电路再还原出原始的测试向量，施加到被测电路完成测试。
图5压缩解压电路测试原理图
测试数据压缩可分为两类：基于测试集有效位稀疏性的方法和基于测试集规则性的方法。前者
结合ATPG过程，要求系统集成者运行ATPG。这样可以在不损失故障覆盖率的前提下，降低测试集中有效位比重。后者则无需系统集成者运行ATPG，因而不会改变已有测试集的故障覆盖率。由于测试向量包括测试激励和测试响应，下文分别介绍这两种测试向量的压缩方法：
1) 测试激励压缩
在测试激励数据压缩中，采用的方法大致可分为两类：基于编码的压缩方法和基于LFSR或其他状态机的压缩方法。在第一类基于编码压缩的方法中，主要是D. Jas[9]和A. Chandra[10]的一系列文章提出了编码的关键技术。基于编码的压缩方法首先通过对测试向量进行差分预处理，利用差分向量上游程比较大的特点，针对差分数据采用特定的编码方法进行压缩。在芯片内部内置解码电路
将经过压缩后的向量重新解码成原始测试向量并施加到待测电路上。从LFSR或者是其他一些有限状态机出发对测试数据进行压缩也是一个研究热点。基于LFSR 的压缩方法主要是改造现行的LFSR, 比如将其转化为部分重播种的方法或者是对重播种的种子进行压缩的方法，再有就是将LFSR和编码方法结合起来对测试激励进行压缩的方法。
中科院计算所在此方面进行了深入的研究，提出了采用Variable-Tail编码的测试激励压缩方法[11] 。利用该编码相对于Golomb编码而言，压缩效果提高了30％。在芯核包装电路中内嵌测试激励压缩电路是一种新的思路。文章[12]通过改造IEEE P1500标准结构，将传统的串行连接方式改造为并行连接方式，不仅大大减少了测试时间，更减少了测试功耗。实验结果表明，通过并行连接测试时间上可节省2倍，测试功耗上可减少20倍。
2) 测试响应压缩
测试响应数据压缩研究主要集中于通过设计一个压缩电路对扫描链输出数据进行压缩。通过这样的电路设计，不仅可以减少需要测试设备提供的测试通道数目, 也可以增加允许设计的扫描链的数目，从而减少单个扫描链的长度，也就减少了测试时间，达到了减少测试成本的目的。根据响应压缩电路特性的不同，可将其分为两大类：依赖于具体测试向量的压缩电路和不依赖于具体测试向量的压缩电路。
中科院计算所在此方面也进行了深入的研究，提出了利用卷积码来构造测试响应压缩电路的方法[13][14] 。相对于采用一般线性码来实现的组合压缩电路而言，卷积码实现的压缩电路压缩率更高。文[13]在理论上分析了卷积码实现的压缩电路对于不确定位的处理能力，并提出了一种新的连接方式，有效地降低了不确定位的掩盖效应。文[14]在前人研究的基础上提出了单输出的测试响应压缩电路，该电路可得到最大的测试压缩率。
3.2 低功耗测试
由于芯片集成度及规模的不断扩大，集成电路的功耗随之呈指数形式增长[15] 。这在SOC的设计中表现得尤为明显。而且由于测试期间的功耗会比正常运行时的功耗高出很多，因此低功耗测试技术已经成为SOC测试领域的一个热门话题，特别是在进行真速测试或较高频率的测试中[16]。
低功耗测试技术如果按照功耗类型进行分类主要包括了两个方面：即动态功耗和静态功耗技术。测试期间的动态功耗主要体现在扫描链在扫描时大量的跳变和扫描时电路产生的无用的跳变上。后者可以通过时钟门控等方面来减少。对于低功耗扫描链设计已经有很多文献在讨论。例如有多相位的扫描链结构、令牌环扫描链结构等。很多研究围绕如何降低链或电路的跳变率而不影响覆盖率及测试时间的低功耗测试方法，如对测试向量按海明距离排序等方法。在静态功耗方面同样有一些比较特殊的测试方法，如一些非常特殊的扫描单元结构等。按照测试技术是否依赖于测试设备进行分类：测试激励由外部测试仪施加的SOC测试技术和基于BIST的SOC测试技术。前者的低功耗技术主要包括：低功耗ATPG算法、排序技术、输入控制、测试数据压缩、扫描链变换、时钟方案改变；后者的低功耗技术主要包括：测试调度、低功耗测试向量产生、扫描链输入冻结、LFSR播种、向量过滤、电路划分、RAM读写访问控制。另外由于在较深亚微米的工艺下静态漏电流不断增大，传统的IDDQ技术面临着很大的挑战，在这方面的研究也很多。
图6. 电源门控电路基本原理
由于在正常功能状态下，很多测试电路是不需要运行的，时钟门控和电源门控法是最常用的可以进行功耗控制及管理的有效方法。二者的目的都是让处于非激活状态的电路消耗尽可能少的功率。时钟门控法（clock gating）是用来降低动态功耗的一个十分有效的方法。其基本思想是通过控制信号切断部分电路以降低功耗。这种技术已经在实际电路设计中得到了广泛的应用；电源门控法类似于时钟门控，如图6所示。通过对门控管（sleep transistors）加上不同的电压来通断电源和地，从而使电路处于不同的工作模式[17] 。这种方法不但能降低电路的动态功耗还能很大程度上降低静态功耗，是低功耗电路设计中的一项有效的方法。
中科院计算所在低功耗测试方面也开展了一系列研究。文[18]提出了快速双阈值静态功耗优化方法，可以减少20%以上的静态功耗。文[19]提出了双阈值电路平均漏电流的宏建模方法，将漏电流的估计误差降低到4%，从而能够更准确地计算电路静态功耗，并在此工作基础上申请了专利“一种具有并行结构的大规模数字电路最大功耗估计方法”。
3.3 测试调度
在图2中，SOC测试结构包含三个部分：测试激励源、测试访问机制和测试响应宿。通过合理地调度各个IP核实现并发测试，能有效地缩短SOC测试时间，降低测试成本。对多个芯核的并行测试优化可以归结为一个测试调度问题。对于基于总线的TAM（Test Access Mechanism）结构，测试调度问题是指：给定有N个芯核的SOC和测试总线宽度W max，为每个芯核设计Wrapper和分配适当的测试总线，使这些芯核的总测试时间最短。
文[20]最先将测试调度问题映射为多处理器任务调度（Multiprocessor Open Shop Scheduling）问题。由于多处理器任务调度问题是NP-Complete的，从而证明测试调度问题也是NP-Complete的。接着有学者将测试调度映射为二维/三维装箱问题（Bin Packing）。每个芯核的测试时间作为矩形的长，芯核分配到的测试总线数目作为矩形的宽，将所有芯核对应的矩形装入一个宽度限定为W max的箱中，使得箱的长度最短。求解测试计划（Test Plan）时，研究者采用了各种启发式算法，包括线性规划（Integer Linear Programming, ILP）、混整型线性规划（Mixed Integer Linear Programming, MILP）、遗传算法（Genetic Algorithm, GA）、模拟退火（Simulated Annealing, SA）、进化策略（Evolutionary Strategy, ES）、粒子群算法（Particle Swarm Optimization）[21]和图论（Graph Theory）等。其中有的文献在设计测试调度算法时还考虑了测试功耗、布线、面积开销、芯核层次结构等约束。近年来有学者考虑将测试资源各因素，例如压缩与TAM划分/Wrapper设计、低功耗压缩、低功耗调度等进行协同优化。4SOC测试标准
在SOC中，IP核只是一种RTL、网表级或版图级的设计描述，可能已经包含有可测试性设计。系统集成商需要对这些IP进行功能集成并设计测试方案。这样，IP核提供商应向SOC集成商提供必要的测试信息。由于IP核的多样性，如何建立标准的接口以简化复杂的测试过程，是各SOC测试标准的共同目的。下面将简要介绍三个与SOC测试相关的标准：
4.1 IEEE P1500
1995年，IEEE计算机学会的Test Technology Technical Council（TTTC）开始研究嵌入式芯核的测试问题，并于1997年建立了Standard for Embedded Core Test工作组，拟订IEEE P1500标准[22]。IEEE P1500标准的目的是建立IP核提供者和使用者之间的标准接口，以促进基于芯核的测试。
IEEE P1500包含两个部分：一是核测试语言（Core Test Language，CTL），二是可剪裁的核测试
架构。CTL是在IEEE 1450 STIL（Standard Test Interface Language, STIL）语言的基础上加以扩展，以适用于IP核。值得注意的是，IEEE P1500并未规范IP核测试方法，也未规定测试访问机制（Test Access Mechanism, TAM）的具体实现。它规定了IP核外的一个测试外壳（Wrapper），该外壳连接到TAM上，用于设置IP核的各种状态和匹配测试带宽。
图7 IEEE P1500 Wrapper概念示意图
4.2 IEEE P1450
IEEE P1450标准提案目的在于提供一个通用的测试向量图形描述语言。该语言将能够在EDA 仿真工具和ATE上不需要转换即可使用，也就是说P1450标准目的在于在EDA和ATE之间建立一个平滑的桥梁。P1450标准工作组从1995年建立开始，参加标准制定的成员单位已经发展到了40多个，相继制定了6个子标准及标准提案。其中P1450.1提出了STIL语言。该语言将替代传统EDA 仿真出的波形文件VCD、WGL等。该子标准实际上已经通过IEEE的标准审核程序，成为正式的标准。P1450标准的6个子标准及标准提案分别是：P1450-1999: STIL、P1450.1: 半导体设计环境、P1450.2: 直流电平的技术性能、P1450.3: 测试仪的测试对象、P1450.4: 测试流、P1450.5: 半导体测试方法、P1450.6: CTL。P1450的相关资料可以查询IEEE P1450标准组的网站：https://www.doczj.com/doc/205205918.html,/groups/1450/
4.3 VSI Alliance
VSIA是Virtual Socket Interface Alliance的简称。它是一个由很多在业界处于领导者的公司组成的一个商业性联盟。该联盟的主要工作在于制定嵌入式内核的虚拟接口标准。到目前为止，VSIA已经有200多个成员公司，在业界已经具有一定影响力。VSIA有7个工作组组成。它们分别是：应用验证组、IP保护组、制造相关测试组、混合信号组、片上总线组、系统级设计组和虚拟传输组。VSIA 的相关资料可以查询VSIA的网站：https://www.doczj.com/doc/205205918.html,/
5 未来研究方向
5.1 超深亚微米工艺对测试的影响
超深亚微米工艺的应用使得芯片工作频率能够达到1GHz以上，并使得芯片的集成度大幅提高。在一个SOC上集成数亿个晶体管成为可能。超深亚微米工艺（纳米工艺）在提高芯片性能的同时，也给测试带来了新的挑战：新的制造故障，新的故障模型和新的测试方法。
超深亚微米工艺的发展，使得物理上相邻的晶体管之间的互连有可能发生耦合。这种耦合表现在两个相邻互连上发生电压变化时，其中一个发生电压变化的互连线会侵扰到另一个线上的信号，这个问题也称为信号完整性的问题。实际上，在研究工作中，已经有很多设计和方法[23]用来减少信号的噪声和信号干扰。然而这些设计都只是针对具体的某些制造故障或者是工艺参数异变。而任何制造故障或者是工艺参数的异变都可能导致信号完整性的问题，因此，需要针对信号完整性和噪音
等问题提出测试方法。
很多串扰和时延测试的方法已经被提出并在实际中得到应用。中科院计算所在这个方面进行了深入的研究，并取得了丰硕的研究成果。文[24]针对由于串扰引起的时延问题，提出了基于波形敏化的时延测试向量生成方法。文[25]通过减少时延测试中的通路，来加快ATPG 的速度。而文[26]则在行为级使用有限状态机的“聚簇”效应来产生时延测试向量。
由于SOC 复杂度很高，这些方法暂难在SOC 实践中得到应用。由于串扰和时延的测试一般需要芯片工作真速状态，而芯片的真速测试需要价值昂贵的测试设备才能完成，这样在SOC 时延和串扰测试中，就需要在内建自测试方面开拓和研究。
5.2 可重构的测试与基于平台的SOC
可重构的芯核和SOC 成为学术上研究的一个热点。LSI Logic, Tenselica 和ARC 公司的一些已经面市的处理器芯片已经具有可重构的特性。这些处理器芯片的指令集可以根据外围设备和总线架构进行重新构造，使得新的处理器更加适合于目标SOC 系统。这种新的基于可重构的芯核设计技术对测试提出了新的要求。因为这些芯核是可重构的，使得测试它们的向量集无法固定，这就不仅仅增加了测试向量的体积，也增加了测试向量选取这一环节，给芯片的面市带来了额外的延迟。同时这些可重构的芯核，对测试访问机制和封装机制也提出了标准化的要求。
5.3 测试设备
由SOC 新工艺的采用，使得芯片的真速测试频率越来越高。这就要求外部测试设备能够提供高速的测试通道。而且由于SOC 上有大量的模块，产生了庞大的测试向量和要求更多的测试通道。同时，合特性也要求测试SOC 的测试设备必须具备多种电路测试能力。当然，解决这些问题的最好办法是SOC 采用内建自测试。然而对于不便于采用内建自测试的模块而言，外部测试设备还了应付越来越昂贵的测试设备要求，最近很多测试设备厂商提出了结构性测试设备概试设备将部分测试资源分布在
SOC 上。在测试时，ATE 上的测试资源和片上的测试资达到对芯片进行真速测试的目的。比如在进行时延测试的时候，通过在芯片上设计就可以达到使用外部低速测试设备对芯片进行高速时延测试的目的。这些新型结构性测试设备已经成功应用在Intel 的Pentium 4芯片测试中。 于SOC 的数模混是必须的。为念。结构性测源同时使用，AC SCAN 机制6 结束语 不断增长的芯片规模使测试愈加困难，采用分而用之的设计与测试方法能够缩短芯片面世时间。根据不同IP 核的特性进行可测试性设计，并将测试信息从IP 核提供商传递到SOC 集成商，是提高SOC 测试效率的重要方法。工艺进步带来的噪声与干扰问题、测试设备的测试能力问题等，将随着SOC 的发展而得到更深入研究。 参考文献：
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作者简介：
胡 瑜 中国科学院计算技术研究所信息网络研究室 博士后
韩银和 中国科学院计算技术研究所信息网络研究室 博士研究生
李晓维 中国科学院计算技术研究所信息网络研究室 研究员、博导