题目：设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0。
代码如下：
module four_one( x, z, clk, rst, state);
input x, clk, rst;
output z;
output[2:0] state;
reg[2:0] state;
wire z;
parameter
IDLE = 'd0,
A = 'd1,
B = 'd2,
C = 'd3,
D = 'd4;
assign z = (state == D) ? 1 : 0;
always @(posedge clk or negedge rst)
if (!rst)
begin
state <= IDLE;
end
else
casex (state)
IDLE: if (x == 1)
begin
state <= A;
end
else
begin
state <= IDLE;
end
A: if (x == 1)
begin
state <= B;
end
else
begin
state <= IDLE;
end
B: if (x == 1)
begin
state <= C;
end
else
begin
state <= IDLE;
end
C: if (x == 1)
begin
state <= D;
end
else
begin
state <= IDLE;
end
D: if (x ==1)
begin
state <= D;
end
else
begin
state <= IDLE;
end
default: state <= IDLE;
endcase
endmodule
测试代码如下：
`timescale 1ns / 1ps
module four_one_tst;
reg x;
reg clk, rst;
wire z;
wire [2:0] state;
always #20 clk = ~clk;
always @(posedge clk)
begin
#20 x <= {$random}%2;
end
four_one uut (
.x(x),
.z(z),
.clk(clk),
.rst(rst),
.state(state)
);
initial
begin
x = 0;
clk = 0;
rst = 1;
#2 rst = 0;
#50 rst = 1;
#500 $stop;
end
endmodule
使用ModelSim仿真波形：
讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。 【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。 1.原件介绍 D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚
2.设计思路 根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为"1"，外部输出Z为"0"；当外部输入x 第二个为"1"，外部输出Z为"0"；当外部输入第三个x为"0"，外部输出Z为"0"，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0 要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x 输入第一个"1"，检测器状态由A装换到B，用状态B记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x输入第二个"1"，检测器状态由B装换到C，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x输入第三个"0"，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。 状态转换表 A B D C E F 1\0 1\0 0\0 0\0 1\1 0\0 0\0 1\0 1\0 0\0 0\0
v e r i l o g设计一个串行 数据检测器 Document serial number【NL89WT-NY98YT-NC8CB-NNUUT-NUT108】
题目：设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0。 代码如下： module four_one( x, z, clk, rst, state); input x, clk, rst; output z; output[2:0] state; reg[2:0] state; wire z; parameter IDLE = 'd0, A = 'd1, B = 'd2, C = 'd3, D = 'd4; assign z = (state == D) 1 : 0; always @(posedge clk or negedge rst) if (!rst) begin state <= IDLE; end else casex (state) IDLE: if (x == 1) begin state <= A; end else begin state <= IDLE; end A: if (x == 1) begin state <= B; end else begin state <= IDLE; end B: if (x == 1) begin state <= C; end else
begin state <= IDLE; end C: if (x == 1) begin state <= D; end else begin state <= IDLE; end D: if (x ==1) begin state <= D; end else begin state <= IDLE; end default: state <= IDLE; endcase endmodule 测试代码如下： `timescale 1ns / 1ps module four_one_tst; reg x; reg clk, rst; wire z; wire [2:0] state; always #20 clk = ~clk; always @(posedge clk) begin #20 x <= {$random}%2; end four_one uut ( .x(x), .z(z), .clk(clk), .rst(rst), .state(state) ); initial begin x = 0;
课程设计任务书 学生姓名：专业班级： 指导教师：工作单位： 题目：12 峰值检测电路 初始条件： 具备数字电子电路的理论知识；具备数字电路基本电路的设计能力；具备数字电路的基本调试手段；自选相关电子器件；可以使用实验室仪器调试。 要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、4位LED显示； 2、设计峰值检测电路，模数转换，锁存电路； 3、清零设置功能；每次检测到的最大值被保存和显示； 4、安装调试并完成符合学校要求的设计说明书； 5、设计电源； 6、焊接：采用实验板完成，不得使用面包板。 时间安排： 第十九周一周，其中3天硬件设计，2天硬件调试 指导教师签名： 2012年 5 月 30日 系主任（或责任教师）签名：年月日
1 绪论 1.1软件介绍 Protues软件是英国Labcenter electronics公司出版的EDA工具软件。它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及外围器件。它是目前最好的仿真单片机及外围器件的工具。虽然目前国内推广刚起步，但已受到单片机爱好者、从事单片机教学的教师、致力于单片机开发应用的科技工作者的青睐。Proteus是世界上著名的EDA工具(仿真软件)，从原理图布图、代码调试到单片机与外围电路协同仿真，一键切换到PCB设计，真正实现了从概念到产品的完整设计。是目前世界上唯一将电路仿真软件、PCB设计软件和虚拟模型仿真软件三合一的设计平台，其处理器模型支持8051、HC11、PIC10/12/16/18/24/30/DsPIC33、AVR、ARM、8086和MSP430等，2010年增加Cortex和DSP系列处理器，并持续增加其他系列处理器模型。在编译方面，它也支持IAR、Keil和MPLAB等多种编译，功能十分强大。 1.2 A/D转换芯片介绍 ICI-7135是421位双积分A/D转换芯片,可以转换输出±20000个数字量,有STB选通控制的BCD码输出,与微机接口十分方便。ICL7135具有精度高(相当于14位A/D转换),价格低的优点。其转换速度与时钟频率相关,每个转换周期均有：自校准(调零)、正向积分(被测模拟电压积分)、反向积分(基准电压积分)和过零检测四个阶段组成,其中自校准时间为10001个脉冲,正向积分时间为10000个脉冲,反向积分直至电压到零为止(最大不超过20001个脉冲)。故设计者可以采用从正向积分开始计数脉冲个数,到反向积分为零时停止计数。将计数的脉冲个数减10000,即得到对应的模拟量。图1给出了ICL7135时序,由图可见,当BUSY变高时开始正向积分,反向积分到零时BUSY变低,所以BUSY可以用于控制计数器的启动／停止。 ICL7135为DIP28封装,芯片引脚排列如图2所示,引脚的功能及含义如下： (1)与供电及电源相关的引脚(共7脚) .-V：ICL7135负电源引入端,典型值-5V,极限值-9V;
二、设计一个1010的序列检测器，检测到1010时输出为“1”否则为“0”，用D触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态转换图和状态转换表。 取输入数据变量为X，检测的输出变量为Z, 该同步时序逻辑电路的功能是检测输入序列是否为1010，一旦输入序列出现一个1就记下来，因为这个1可能是1010序列的第一个1,；接着看输入是否为0，因为10是序列1010的前两位；其次再看输入是否为1，因为101是1010序列的前三位；最后再输入一个0，输出则为1，因为出现了一个1010序列，泽电路必须记住1,10,101,1010四种输入情况，每一种输入情况应与电路的一个状态相对应。 根据题意，设电路随机的输入和输出序列为： X：0 1 0 1 0 0 0 1 0 1 0 1 0…… Z: 0 0 0 0 1 0 0 0 0 0 1 0 0…… 该电路仅有一个输入端,每个现态有两个可能转移方向,设电路初态为S0，当X=0时，电路仍处在状态S0，当输入一个1以后的状态为S1，输入10以后的状态为S2，输入101以后的状态为S3，输入1010以后的状态为S4。以S n表示电路的现态，S n+1表示电路的次态。 由此得出原始状态转换图和原始状态转换表：
第二步：状态化简： 依据状态等效条件判断得出S0和S4在相同的输入条件下，它们转换到相同的次态去，且有相同的输出，故S0和S4等效，经分析比较，找出最大等效类：{S1}，{S2}，{S3}，{S0，S4}。 由此得出化简的状态转换图和最简状态表： 第三步：状态编码： 最贱状态表共有四种状态，可用两位二进制代码来表示，设状态变量为Q1，Q2，依据状态编码原则，确定S0=00，S1=01，S2=11，S3=10四种状态，其编码后的状态转换图和状态转换表：
串行数据检测器
一、实验目的 1.掌握利用有限状态机实现一般时序逻辑分析的方法； 2.掌握用verilog编写可综合的有限状态机的标准模板； 3.掌握用verilog编写状态机模块的测试文件的一般方法。 二、实验要求 1.设计一个串行数据检测器。要求：连续4个或4个以上为1时输出为1， 其他输入情况为0 。编写测试模块对设计的模块进行各层次的仿真，并观察波形，编写实验报告。 2.实验设备（环境）及要求 实验设备：PC机一台 环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具 三、实验内容与步骤 1.分析序列检测器示意图
2.序列检测器源代码serial_detected.v如下 /* * @file serial_detected.v * @Synopsis 这是一个利用有限状态机实现的串行数据检测器，* 连续4个或4个以上为1时输出为1，其他输入情况为0 。*/ module serial_detected(din,clk,reset,out); input din; //串行数据输入 input clk; //时钟输入 input reset; //异步复位信号输入 output out; //结果输出 reg out; reg [3:0] state,nextstate；//状态编码
parameter Idle = 3'b000, First_bit = 3'b001, Second_bit = 3'b010, Third_bit = 3'b011, Fourth_bit = 3'b100; //更新当前状态 always @(posedge clk or negedge reset) begin if(!reset) state <= Idle; else state <= nextstate; end //--产生下一状态组合逻always @(state or din) begin case(state) Idle: if(din) nextstate = First_bit; else nextstate = Idle; First_bit:
综合设计性实验报告 题目： 学生姓名： 学号： 班级： 指导教师： 学期：2010——2011第2学期
目录 一基本知识点 (1) 二实验器件 (1) 三设计思路 (1) 四设计过程 (2) （一）三位二进制减法计数器（无效状态000,001） （二）5 五引脚功能 (9) 六逻辑电路图： (11) 七实验结果波形图 (12) 八设计心得体会 (12)
一基本知识点 1、掌握时序电路的设计方法和步骤 2、掌握触发器的设计与应用 3、掌握移位寄存器的原理与应用 4 熟悉集成电路的引脚排列； 5 掌握芯片的逻辑功能及使用方法； 6 了解序列产生及检测器的组成及工作原理 7 会在EWB软件上进行仿真； 二实验器件 1、移位寄存器74LS194 1片 2、负边沿JK触发器74LS112 1片 3四输入与非门74LS20 1片 4、六输入非门74LS05 1片 5 电源一个 6 地线一个 7 与门，或门，非门若干个 8 时钟脉冲一个 三设计思路 1作原始状态表。根据给定的电路设计条件构成原始状态表和状
态转化图 2状态表的简化。原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。 3状态分配。即对简化后的状态给以编码。这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。 4根据给定的电路设计条件选择触发器根据 5 作激励函数和输出函数。根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。 ⑸6画逻辑图，并检查自启动功能 四设计过程 （一）101101001信号发生器的设计 设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、 1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。因M=9，故n≥4，用74LS194 的四位。 2确定移存器的九个独立状态。将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示： 3作出状态转换表及状态转换图如下：
题目1:串行通讯中，经常要检测数据包的开始标志，例如：USB 数据包的起 始数据是8‘b00101010设计一个电路，能够检测串行数据流中的特殊数据串，并在数据串有效时，给出相应的指示信号； (1)RTL Code /*信号定义与说明 Clk:同步时钟 rstb: 异步复位信号，低电平复位 up_down: 加/减计数方向控制信号，1为加计数 Din：串行数据输入 pat_det: 检测结果输出 */ `timescale 1ns/1ns module serialdata(din,clk,rstb,pat_det); input clk,rstb; input din; output pat_det; parameter S0='d0,S1='d1,S2='d2,S3='d3,S4='d4,S5='d5,S6='d6,IDLE='d7; reg[2:0] state; assign pat_det=(state= =S6&&din= =0)?1:0; always@(posedge clk or negedge rstb) begin if(!rstb) state<=IDLE; else begin case(state) IDLE: begin if(din==0) state<=S0; else state<=IDLE; end S0: begin if(din==0) state<=S1; else state<=IDLE; end S1: begin if(din==1) state<=S2; else state<=S1; end S2:
begin if(din==0) state<=S3; else state<=IDLE; end S3: begin if(din==1) state<=S4; else state<=S1; end S4: begin if(din==0) state<=S5; else state<=IDLE; end S5: begin if(din==1) state<=S6; else state<=S1; end S6: state<=IDLE; default: state<=IDLE; endcase end end endmodule (2)Test File `timescale 1ns/1ns `include "serialdata.v" module tb_serialdata; reg clk,rstb; wire din; wire pat_det; reg[31:0] data; assign din=data[31]; serialdata t1(din,clk,rstb,pat_det); initial begin clk=1'b0; rstb=1'b0; data=32'b1001_0010_1010_1100_1010_1000_1010_1010; #10 rstb=1'b1; #640 $stop; end
八位序列检测器设计 班级：1302012 学号： 姓名：郭春晖
一、设计说明 使用quartus软件进行仿真和验证，并且还可以检测其他的序列，只需要修改一部分代码就可以实现。 二、方案 工作原理：基于FPGA的多路脉冲序列检测器的设计方案，使用VHDL语言设计时序逻辑电路，先设计序列发生器产生序列：01010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。 三、单元模块设计 1、序列信号发生器 序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。利用状态机设计，首先定义一个数据类型FSM_ST它的取值为st0到st15的16个状态。 序列信号发生器的代码如下：
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHK IS PORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC ); END SHK; ARCHITECTURE behav OF SHK IS TYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15); SIGNAL REG:FSM_ST; SIGNAL Q:STD_LOGIC; BEGIN PROCESS(CLK,RST) BEGIN IF RST ='1' THEN REG<=s0;Q<='0'; ELSIF CLK'EVENT AND CLK='1' THEN CASE REG IS WHEN s0=> Q<='1'; REG<=s1; WHEN s1=> Q<='0';REG<=s2; WHEN s2=> Q<='1';REG<=s3; WHEN s3=> Q<='1';REG<=s4; WHEN s4=> Q<='0';REG<=s5; WHEN s5=> Q<='1';REG<=s6; WHEN s6=> Q<='0';REG<=s7; WHEN s7=> Q<='0';REG<=s8; WHEN s8=> Q<='0';REG<=s9; WHEN s9=> Q<='1';REG<=s10; WHEN s10=> Q<='1';REG<=s11; WHEN s11=> Q<='0';REG<=s12; WHEN s12=> Q<='1';REG<=s13; WHEN s13=> Q<='0';REG<=s14;
第８卷第６期石家庄学院学报Ｖｏｌ．８，Ｎｏ．６２００６年１１月ＪｏｕｒｎａｌｏｆＳｈｉｊｉａｚｈｕａｎｇＵｎｉｖｅｒｓｉｔｙＮｏｖ．２００６序列检测器的一种简化实现算法 李俊红，解建军 （河北师范大学数学与信息科学学院，石家庄０５００１６） 摘要：分析了序列检测器的内部原理，给出它的一种新硬件实现．利用它无需对状态图进行状态化简，极大地简化了时序线路的设计．最后结合具体实例说明了该设计思想的详细步骤和具体实现方法． 关键词：子串；主串；序列检测器 中图分类号：ＴＰ１６文献标识码：Ａ文章编号：１６７３－１９７２（２００６）０６－００６３－０３ １序列检测器原理 序列检测是指将一个指定的序列从数字流中识别出来，或在主串中查询相应子串，一般可以通过软件方法或时序电路即硬件方法实现．有关软件实现方法的研究可参见文献［１］，本文主要针对时序电路进行讨论．用硬件方法实现序列检测器时，检测器中存储模式串，主串可以通过输入端流入检测器［２，３］．在主串的输入过程中，检测器可以动态检测子串．检测器利用时序线路记忆已检测出的有效序列，并与自身所含的模式串进行比对，若检测成功，输出端自动输出成功标记［４］．设计一个“１１１００”序列检测器，当识别到一组序列时，输入一个高电平．由于采用时序线路，主串的内容应每给一个上升沿或下降沿输入一位，具体应视所选触发器类型而定． 我们提出一种新硬件实现方法，在该方法中对每一个状态都根据实际意义给予特殊的含义，具体含义在后面的实例中再加以说明，由于不存在重复状态，故最终的状态图不用化简． 序列检测器的初态是指被检序列的第一位出现前的特定状态，此状态后如果输入的代码对检测有效（即被测序列的第一位），则相应次态为新的状态（第２个状态，它记住了被测序列的第一位），否则相应次态仍为初态．第２个状态是指被检序列的第一位出现后的特定状态，此状态后如果输入的代码对检测有效，（即被测序列的第２位）则相应次态为新的状态（第２个状态，它记住了被测序列的前２位），否则判断最近输入的代码是否是被检序列的第一位，是则相应次态仍为第２个状态，否则相应次态为初态．以次类推，第ｉ个状态记住了被检序列的前ｉ－１位，相应次态确定方法如下： 假设序列长度为ｎ，当ｉ＜ｎ时，如果第ｉ个状态后输入的一位代码是被检序列的第ｉ位，则次态为新的状态（记住了被检序列的前ｉ位），否则次态按如下规则选择：从初态开始输入的ｉ位代码中如果其中的后ｉ－ｊ位为被检序列的前ｉ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｉ－１，找到次态即停止），否则次态为初态．此时所有的外输出均为‘０’． 当ｉ＝ｎ时，第ｎ个状态已经记住了被检序列的前ｎ－１位，此状态后输入的一位代码如果是被检序列的第ｎ位，则外输出为‘１’，否则外输出为‘０’，其次态按如下规则选择：从初态开始输入的ｎ位代码中如果其中的后ｎ－ｊ位为被检序列的前ｎ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｎ－１，找到次态即停止），当ｊ＝ｎ时，次态为初态． 按上述方法构造的原始状态转移图中恰好含ｎ个状态，且每个状态都有确定的含义，避免了其设计过程中，构造原始状态转移图繁杂，化简原始状态转移图麻烦的弊端，设计时既逻辑清晰，又不用化简，从而极大地简化了该类线路的设计． 收稿日期：２００５－１２－０９ 基金项目：河北省石家庄市科学研究与发展计划项目（０５２１３５７０）；河北师范大学青年基金资助（Ｌ２００５Ｑ０２） 作者简介：李俊红（１９７１－），女，山西运城人，河北师范大学数学与信息科学学院讲师，硕士，研究方向：并行逻辑模拟，计算机系统结构．
实验七序列发生器和检测器的设计与实现 一、实验目的 1．掌握时序电路的设计方法和步骤。 2．掌握触发器的设计与应用 3．掌握移位寄存器的原理与应用 二、实验所用器件和设备 1．双D触发器74LS74 1片 2．二输入四与非门74LS00 1片 3. 二输入四与非门74LS00 1片 4. 二输入四与门74LS08 1片 5. 同步计数器74LS161 1片 2．数字电路实验系统1台 三、实验内容 四、实验提示与实验报告要求 1．用74161及门电路构成序列信号发生器，产生序列01010 2．设计一个串行数据检测器，当检测到输入数据为“101”时输出为“1”，其它情况下输出为“0”。 3．写出对整个电路分析的过程并和实验结果对照。 五、提示： 1．先构成序列信号发生器： 设计具体电路： 注意：CP脉冲信号接单脉冲按钮（P1）输出。输出Z接电平显示灯L0。Q3、Q2、Q1、Q0分别接数码管显示D1、C1、B1、A1。 2．利用D触发器设计101序列检测器：
a.设计出状态转移图： b.对状态进行编码： 分别取：S0=00 S1=01 S2=10，请大家考虑若取S2=11会怎样？ 1/0 列出次态和输出卡诺图 X Q1Q0 01 0001101100/000/001/0 01/0 01/1 10/0X X c.写出输出和次态状态方程： X D Q X D XQ Y n n ===0101 d.利用74LS74设计出检测电路。 注：CP 脉冲信号也接单脉冲按钮（P1）输出，输出Y 接电平显示灯L1，输入X 接序列发
生器的Z输出。 3．实验测试结果： 先对触发器清零，接着进入正常工作状态。开始按触发按钮，数码管依次显示：0 1 2 3 4 0 。。。；序列发生器输出指示灯L0依次状态是灭亮灭亮灭灭。。。；序列检测器 输出，当检测到“101”信号（即L0灯亮灭亮）时，输出为“1”（即L1灯亮，其他情况下是灭的） 六、附录 74LS161管脚图和功能表
沈阳航空航天大学北方科技学院 课程设计说明书 课设题目基于单片机的振动信号峰值参数检测器的设计 专业测控技术与仪器 班级 学号 学生姓名 指导教师 日期 2015年1月16日
沈阳航空航天大学北方科技学院 课程设计任务书 课程设计题目基于单片机的振动信号峰值参数检测器的设计 教研室工学一部专业测控技术与仪器 班级 课程设计时间: 2014 年12 月29 日至2015 年 1 月16 日 课程设计的内容及要求： 1. 内容 采用单片机系统设计振动传感器输出波动电压强度——峰值参数检测器，利用振动传感器、单片机设计一个能用LED实时显示振动信号峰值参数的测量系统。 2. 要求 （1）制定设计方案，并绘制出系统工作框图。 （2）绘制电路原理图，设计振动传感器输出信号模拟调理电路，实现交流信号的峰值检测，设计模数转换电路、LED显示电路及单片机系统电路。 （3）绘制软件流程图，软件编程实现单片机数据采集和北被测峰值的LED 显示。 （4）用单片机实验箱进行程序设计与调试。 （5）振幅显示为X.Xmm。 （6）撰写一篇6000字到8000字的课程设计报告。 指导教师刘利秋2014 年12 月28 日
目录 0 前言 (1) 1 总体方案设计 (1) 2 硬件电路设计. (2) 2.1振动传感器 (3) 2.2 控制信号放大电路 (3) 2.3 TLC549A/D转换 (4) 2.3.1 TLC549 引脚图及各引脚功能 (4) 2.3.2 TLC549 器件工作时 (4) 2.4 单片机系统 (5) 2.5 LED显示 (5) 3 软件设计 (6) 3.1显示程序设计 (8) 3.2峰值测量........................................... 错误！未定义书签。 4 调试分析 (9) 5 结论及进一步设想 (9) 参考文献 (9) 课设体会 (11) 附录1 电路原理图 (12) 附录2 程序清单 (13)
实验四序列检测器的设计 一、实验目的 1)了解序列检测器的工作原理 2)熟悉MAX+plusII软件的基本使用方法 3)熟悉EDA实验开发的基本使用方法 4)学习VHDL程序中数据对象，数据类型，顺序语句，并行语句的综合使用 二、实验内容 设计一个序列检测器，当序列检测器连续收到一组串行的二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同，在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 三、实验条件 开发软件：MAX+plus II 9.23 Baseline 硬件设备：装有windows7的pc机 四、实验设计 1)系统的原理框架图
2)VHDL源程序 chk.vhd源代码 library ieee; use ieee.std_logic_1164.all; entity chk is port(din: in std_logic; clk,clr:in std_logic; d:in std_logic_vector(7 downto 0); ab:out std_logic_vector(3 downto 0)); end entity chk; architecture art of chk is signal q:integer range 0 to 8; begin process(clk,clr)is begin if clr='1'then q<=0; elsif clk'event and clk='1'then case q is when 0=> if din=d(7)then q<=1;else q<=0;end if; when 1=> if din=d(6)then q<=2;else q<=0;end if; when 2=> if din=d(5)then q<=3;else q<=0; end if; when 3=> if din=d(4)then q<=4;else q<=0; end if; when 4=> if din=d(3)then q<=5;else q<=0; end if; when 5=> if din=d(2)then q<=6;else q<=0; end if; when 6=> if din=d(1)then q<=7;else q<=0; end if; when 7=> if din=d(0)then q<=8;else q<=0; end if; when others => q<=0; end case; end if; end process; process(q)is begin if q=8 then ab<="1010"; else ab<="1011"; end if; end process; end architecture;
题目：设计110序列检测器，当输入信号时输 出，否则 一、设计思路 我们采用Moore机完成这个功能。对于触发器的选择，为了简便我们选用D触发器以及基本的门电路完成基本设计。 二、时钟同步状态机 1根据题目要求我们得到下面的状态图 状态表示的意义Q X=0 X=1 输出Z 等待1的出现 A A B 0 出现1 B A C 0 出现11 C D C 0 出现110 D A B 1 * Q 2 转移输出表 01 Q Q输入X 输出Z X=0 X=1 00 00 01 0 01 00 11 0 11 10 11 0
10 00 01 1 01Q Q * * 3 状态图如图： 通过卡诺图化简可得 转移方程： 00111=Q Q Q Q X Q X * * += 输出方程：01 Z Q Q ? = 我们选择D 触发器作为记忆电路部分 由D 触发器的特征方程: Q D * = 得激励方程： 00111D =Q Q Q X D X += 三、V erilog 程序如下： module shiyan2 (clk,x,z); input clk,x; output z; wire[1:0] state;
wire[1:0] excite; nextlogic u1(x,state,excite); statememory u2(clk,excite,state); outputlogic u3(state,z); endmodule module statememory (clk,d,q); input clk; input[1:0] d; output[1:0] q; reg[1:0] q; always @ (posedge clk) begin q <= d; end endmodule module nextlogic (x,q,d); input x; input[1:0] q; output[1:0] d; assign d[0]=(q[1]&q[0])|(q[1]&x); assign d[1]=x; endmodule
八位序列检测器设计 摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的EDA 器件取代传统的电子设计方法，利用FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。本次课程设计设计出能够检测序列“”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。 关键词: VHDL 序列检测QuartusⅡFPGA Abstract：Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "" sequence detectors, and detector in order to describe the sequence of the design process and FPGA- based software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords：VHDL Sequence detection QuartusⅡFPGA
班级：生物医学工程141班姓名：刘玉奔学号：6103413018 设计性实验项目名称序列信号发生和检测器设计 （一）实验目的 1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、学习有限状态机法进行数字系统设计； 3、学习使用原理图输入法进行设计。 （二）设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下： 1、先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则 输出为“1”，否则输出为“0”； 3、检查检测01011,即将发生的序列最后五位改为01011，为0111010011001011 （三）主要仪器设备 1、微机1台 2、QuartusII集成开发软件1套 3、EDA实验装置1套 （四）实验步骤 主要有三个模块 1：一个设计序列信号发生器 2：一个设计序列信号检测器 3：综合两个设计，通过对模块的调用达到最终效果 （五）实验数据 --设计时间：2016.10.29 --设计者：刘玉奔 --设计内容：1、先用设计0111010011001011序列信号发生器，其最后6BIT数据用LED 显示出来； --2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“01011”则输出
为“1”，否则输出为“0”； --序列信号发生器部分 LIBRARY IEEE;--声明IEEE库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignalgenerator IS PORT(CLK,RST:IN STD_LOGIC; CO:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4,LED5:OUT STD_LOGIC); END behav; 得到symbol file： 序列信号检测器： LIBRARY IEEE;--声明IEEE库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignaltest IS PORT(CLK,DIN,CLR:IN STD_LOGIC; SS:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4:OUT STD_LOGIC);
电子课程设计 ------序列检测器 学院： 专业班级： 姓名: 学号： 指导老师： 2012年12月
目录 一、设计任务与要求 (1) 二、总体框图 (1) 三、选择器件 (1) 四、功能模块 (1) 1、脉冲发生器 (1) 2、序列检测器 (2) 3、分频器 (3) 五、总体设计电路图 (5) 1、总体电路原理图 (5) 2、Q UARATU SII的仿真结果图与分析 (5) 3、管脚分配 (6) 4、E DA实验箱验证 (6)
序列检测器 一、任务与要求 设计一个序列检测器，在上升沿的作用下，输入一组二进制码，与预先设置的吗“11100101”一致时，输出A，不同时则输出B，（在检测过程中，任何一位不相等都将回到初始状态重新开始检测。） 二、总体框图 脉冲发生器：为检测器提供脉冲。 检测器：具有存储功能。 数码显示器：显示输出A或B 方案：设计手动的脉冲发生器为检测器提供脉冲，使其正常工作，然后设计检测器存储的数字为“11100101”再用译码器使其显示在数码管上，这就要求检测器必须记住前一次的正确吗及正确序列，直到在连续的检测中所收到的每一位吗与预置数的对应码相同，否则重新开始检测。 三、选择器件 芯片：EDA实验箱中EP1C12核心板；七段数码管等。 外围电路：将IO_CLK用导线连接到IO3上，将IO9，IO10用导线连接到两个LED灯上，接上电源下载完成即可验证。 四、功能模块 1.脉冲发生器 VHDL程序： LIBRARY ieee; use ieee.std_logic_1164.all; entity pulse is port(pul,M: in std_logic; nq,q: out std_logic --VGA:out std_logic_vector(3 downto 0) ); end pulse; architecture a of pulse is signal temp: std_logic; begin --VGA <= "0001";' q<=temp; nq<=not temp; process(m)
南通大学电工电子实验中心 电子系统综合设计实验报告 课题名称：峰值检测系统的设计 姓名：沈益 学号：07 指导教师：陈娟 实验时间：2011年1月3日至14日
峰值检测系统主要由传感器、放大器、采样/保持、采样/保持控制电路、A/D转换电路、数码显示、数字锁存控制电路组成。其关键任务是检测峰值并使之保持稳定，且用数字显示峰值。 一、设计目的 1、掌握峰值检测系统的原理； 2、掌握峰值检测系统的设计方法； 3、掌握峰值检测系统的性能指标和调试方法。 二、设计任务及要求 1、任务：设计一个峰值检测系统； 2、要求：（1）传感器输出0~5mV，对应承受力0~2000kg； （2）测量值要用数字显示，显示范围是0~1999； （3）测量的峰值的电压要稳定。 三、设计原理 1、设计总体方案 据分析，可确定需设计系统的电路原理框图如图1所示： 图1 峰值检测系统原理框图 2、各部分功能 传感器：将被测信号量转换成电量； 放大器：将传感器输出的小信号放大，放大器的输出结果满足模
数转换器的转换范围； 采样/保持：对放大后的被测模拟量进行采样，并保持峰值； 采样/保持控制电路：该电路通过控制信号实现对峰值采样，小于峰值时，保持原峰值，大于原峰值时保持新的峰值； A/D 转换：将模拟量转换成数字量； 译码显示：完成峰值数字量的译码显示； 数字锁存控制电路：对模数转换的峰值数字量进行锁存，小于峰值的数字量不锁存。 三、电路设计 1、传感器：本文不予考虑； 2、放大器：由于输出信号为0~5mV ，1mV 对应400kg ，因此选用电压增益为400的差动放大电路（该电路精度高），如图2所示。 u 1 u 2 u o1 图2 差动放大电路 根据公式 400R ) /R 2R (1R u u A 3 124i o1U =+-== ，分配第一级放大器放大倍数为8/R 2R 112=+，分配第二级放大器放大倍数为 508 400 R R 34==，则选取电阻值分别为 1.6K R 1=， 5.6K R 2=，2K R 3=，K 001R 4=，四只
设计一个的序列检测器 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】
二、设计一个1010的序列检测器，检测到1010时输出为“1”否则为“0”，用D触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态转换图和状态转换表。 取输入数据变量为X，检测的输出变量为Z, 该同步时序逻辑电路的功能是检测输入序列是否为1010，一旦输入序列出现一个1就记下来，因为这个1可能是1010序列的第一个1,；接着看输入是否为0，因为10是序列1010的前两位；其次再看输入是否为1，因为101是1010序列的前三位；最后再输入一个0，输出则为1，因为出现了一个1010序列，泽电路必须记住1,10,101,1010四种输入情况，每一种输入情况应与电路的一个状态相对应。 根据题意，设电路随机的输入和输出序列为： X： 0 1 0 1 0 0 0 1 0 1 0 1 0…… Z: 0 0 0 0 1 0 0 0 0 0 1 0 0…… 该电路仅有一个输入端,每个现态有两个可能转移方向,设电路初态为 S 0，当X=0时，电路仍处在状态S ，当输入一个1以后的状态为S 1 ，输入10以后的状 态为S 2，输入101以后的状态为S 3 ，输入1010以后的状态为S 4 。以S n表示电路的现 态，S n+1表示电路的次态。 由此得出原始状态转换图和原始状态转换表：
依据状态等效条件判断得出S 0和S 4 在相同的输入条件下，它们转换到相同的 次态去，且有相同的输出，故S 0和S 4 等效，经分析比较，找出最大等效类：{S 1 }， {S 2}，{S 3 }，{S ，S 4 }。 由此得出化简的状态转换图和最简状态表： 最贱状态表共有四种状态，可用两位二进制代码来表示，设状态变量为Q 1 ， Q 2，依据状态编码原则，确定S =00，S 1 =01，S 2 =11，S 3 =10四种状态，其编码后的状态 转换图和状态转换表：