实验报告
课程 EDA技术实验名称移位相加硬件乘法器设计第页
专业____电子信息______ 班级_电本七班__ 学号_ __ 姓名
实验日期：2012 年 5 月 15 日报告退发 (订正、重做) 一、实验目的
设计乘法器，学习较复杂数字系统设计方法。
二、实验内容
设计一个移位相加硬件乘法器，要求能够实现两个8位二进制数相乘。
三、实验环境
计算机、QuartusII软件
四、实验原理
乘法，可以通过逐项移位相加原理来实现。从乘数的最低位开始，若为1，
则被乘数与上一次的和右移后相加；若为0，以0与上一次的和右移后相加，直
至乘数的最高位。
五、实验步骤
1.右移寄存器SREG8BT
VHDL描述：
时序仿真：
分析：如图，load为装载信号，高电平有效，可以看到输出端qb从低位到高位逐位输出了din
2.乘法器AND8B
VHDL描述：
时序仿真：
分析：如图，当输入abin=1时，输出dout=din，当输入abin=0时，输出dout=0，完成了预定功能，实质上是个与门，也可以看成是一个“2选1”多路选择器。
如下图：
3、8位加法器ADDER8BT
Vhdl描述：
时序仿真：
分析:由仿真波形图可以看出，此加法器完成了预定的功能。
4.锁存移位REGSHT
VHDL描述：
时序仿真：
分析：如图，可以看到clr为异步清零信号，高电平有效，clk为移位、锁存时钟。
5.将以上4个模块整合成移位相加乘法器
时序仿真：
分析：如图A*B=Q，LD完成了被乘数A的锁存和REGSHT的清零，在接下来的8个时钟周期里完成了乘法计算，结果与理论分析相一致。
六、总结
乘法是基本算术运算的一个运算，可以有多种算法实现它，这里使用的是移位相加，在进行移位相加时需注意时序问题。