EDA技术实验指导书
蒋艳红 编
桂林电子科技大学
电子工程与自动化学院
2014年9月
目录
实验一 QuartusⅡ软件使用方法 (3)
实验二 译码器设计 (10)
实验三 算术逻辑运算单元设计 (12)
实验四 计数器设计 (14)
实验五 数控分频器设计 (16)
实验六 序列信号发生器设计 (18)
实验七 秒计时器设计 (20)
实验八 频率计设计 (22)
实验九 交通灯控制器设计 (24)
实验十 ADC采样控制电路的状态机设计 (26)
实验十一 综合设计 (28)
附录一 实验电路结构图 (31)
附录二 电路结构图信号与芯片引脚对照表 (44)
实验一 QuartusII 软件使用方法
一、QuartusII简介
QuartusII是Altera公司推出的新一代开发软件，适合于大规模逻辑电路设计。QuartusII支持多种编辑输入法，包括原理图输入法，VHDL、VerilogHDL 和AHDL的文本输入法，符号编辑输入法，以及内存编辑输入法。QuartusII与MATLAB和DSP Buider结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具，与SOPC Buider结合，可实现与SOPC系统开发。
二、设计流程
2.1设计流程图
图1-1设计流程图
2.2创建工程
首先在F盘里建立工程目录，如F：\ 0620101 \ sy1.（注意：文件夹名不能用中文。）
执行菜单File\New Preject Wizard命令，对“工程设置”对话框进行设置。
图1-2 工程设置
图中第一行表示工程所在的工作库文件夹,第二行表示此项工程的工程名，工程名可以取任何其它的名，也可直接用顶层文件的实体名作为工程名，第三行是当前工程顶层文件的实体名。
单击Finish按钮，在工程管理窗中可以看到本工程项目的层次结构和各层次的实体名。
2.3设计输入
2.3.1 Verilog文本输入
选择菜单File\New，在New窗口中的Device Design Files中选择文件的类型为Verilog HDL File (如图1-3所示)。在Verilog文本编译窗中输入Verilog 程序后保存，存盘文件名应该与实体名一致，扩展名为*.v。
图1-3 文件类型选择
2.3.2 原理图输入
在图 1－3中选择Block Diagram/Schematic File进入原理图编辑器。如图1- 4所示。
图1－4 原理图编辑
执行命令：Edit\Insert Symbol或双击鼠标左键，将出现元件选择对话框，如图1－5。进行器件选择和输入逻辑电路符号及进行电路连接，如图1－6。绘制完成后，点击保存按钮，对原理图进行保存，扩展名为*.bdf。
图1－5 元件选择窗口
QuartusⅡ提供了三个元件库：
（1）Megafunction：兆功能函数库，其中包含可直接使用的LPM。
（2）Others：库中包含与MAX+PLUSII软件兼容的所有中规模器件。
（3）Primitives：Altera基本逻辑单元库。
图1－6 原理图设计实例
2.4编译
选择Processing菜单的Start Compilation项，启动全程编译。全程编译
(Compilation)包括QuarmsⅡ对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件(仿真文件与编程配置文件)生成，以及基于目标器件的工程时序分析等。
编译过程中要注意工程管理窗下方的“Processing”栏中的编译信息。如果工程中的文件有错误，启动编译后在下方的Processing处理栏中会显示出来(如图1-7所示)。对于Processing栏显示出的语句格式错误，可双击此条文，即弹出相应的Verilog文件，在深色标记条处即为文件中的错误，再次进行编译直至排除所有错误。注意，如果发现报出多条错误信息，每次只要检查和纠正最上面报出的错误，因为许多情况下，都是由于某一种错误导致了多条错误信息报告。 编译成功后，可以看到工程管理窗的左上角显示出工程的层次结构和其中结构模块耗用的逻辑宏单元数；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等。最下栏是编译处理信息；中栏(Compilation Report栏)是编译报告项目选择菜单，点击其中各项可以详细了解编译与分析结果。
图1－7 编译窗口
2.5时序仿真
选择菜单File \ New，在图1-3中选择Other Files中的Vector Waveform File项，启动波形编辑器(图1-8)，执行Edit \End Time命令，将仿真时间设定为50μs。
图1-8 波形编辑器
将波形文件存盘后，选择Edit\ Insert\ Insert Node or BUS\ Node Finder,弹出对话框如图1-8所示，在Filter框中选Pins：a11，单击List按钮，在Nodes Found窗口中显示工程的所有端口名，将端口A、B、S、Y添加到到波形编辑窗，关闭Nodes Found窗口后，再对输入信号进行设置。
图1-9 设置仿真类型
选择菜单Processing\ Simulation Tool设置仿真类型为：Functional(功
能仿真)，如图1-9。点击Generate Functional Simulation Netlist以确认仿真类型，然后点击Start开始仿真及查看仿真结果，如图1-10。
图1-10仿真波形文件
2.6引脚设置和下载
2.6.1选择目标芯片
选择菜单Assigmnents\Device ,在Family芯片系列栏选Cyclone系列，及确定目标芯片为EP1C3T144C8。
图1-11选择目标芯片
2.6.2 引脚锁定
在对目标芯片引脚锁定前，必须选定相应的实验模式，然后根据电路的输入、输出与目标芯片的连接关系确定引脚编号。选择菜单Assigmnents\pin项，或直接单击右上侧的Pin按钮，在对应的Location下拉栏中选择或输入对应端口信
号名的器件引脚号，保存引脚锁定的信息后，必须再进行编译，才能将引脚锁定信息编译到下载文件中。
图1-12 引脚锁定
2.6.2配置文件下载
将编译产生的SOF格式文件配置进FPGA中：选择菜单Tool\Programmer，在Mode栏中有4种编程模式：JTAG、Passive Serial、Active Serial Programmer 和In-Socket Programmer。为了直接对FPGA进行配置，选择JTAG ,单击按钮Start即对目标器件EP1C3T144C8进行编程。当Progress显示出100％，以及在底部的处理栏中出现“Configuration Succeeded”时，表示编程成功。
图1-13 器件编程
硬件测试：成功下载后，选择对应的实验电路模式，了解项目工作情况。
三、实验任务
以二选一数选器的Verilog源程序及图1－6中电路原理图为例练习QuartsⅡ的基本使用方法。
四、实验报告
写出QuartusⅡ设计的基本方法与要点。
实验二 译码器设计
一、实验目的：
1、了解利用EDA软件及开发系统进行可编程器件设计的一般流程；
2、掌握基本组合电路的Verilog设计方法，及进行下载验证。
二、实验原理
译码器即是把输入的数据转换成对应的输出码。例如：BCD数至7段显示译码器，要执行的操作就是把一个4位的BCD码转换成7个显示段码输出，以便在7段数码管上显示出这个十进制数。对如图2－1所示7段共阴数码管，要设计该译码器的必须条件，就是要列出输入码与输出码之间的对应关系即真值表。如表2-1所示。
表2-1 7段共阴数码管真值表
输入码 输出码（共阴极） 字型
A
3A
2
A
1
A
g f e d c b a
0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 2 0 0 1 1 1 0 0 1 1 1 1 3 0 1 0 0 1 1 0 0 1 1 0 4 0 1 0 1 1 1 0 1 1 0 1 5 0 1 1 0 1 1 1 1 1 0 1 6
0 1 1 1 0 0 0 0 1 1 1 7
1 0 0 0 1 1 1 1 1 1 1 8 1 0 0 1 1 1 0 1 1 1 1 9 1 0 1 0 1 1 1 0 1 1 1 A 1 0 1 1 1 1 1 1 1 0 0 B 1 1 0 0 0 1 1 1 0 0 1 C 1 1 0 1 1 0 1 1 1 1 0 D 1 1 1 0 1 1 1 1 0 0 1 E 1 1 1 1 1 1 1 0 0 0 1 F
根据真值表可以直接用查表法来设计，在Verilog的语法中，if,case这类指令都是执行查表或对应功能较好的方法和手段。
三、实验原理框图
图2－1实验原理框图
四、实验任务
1、分别用if语句、case语句等编写Verilog七段显示器译码程序。
2、进行编辑、编译、综合、适配、仿真，给出所有信号的仿真波形（要求：
用输入总线的方式给出输出信号的仿真波形）
3、硬件测试：建议选用实验模式6，进行引脚锁定及硬件测试、验证译码
器的工作状态和性能。
五、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、实验报告：写出经调试通过的实验程序及实验步骤、软件编译及仿真
分析、硬件测试和实验过程、程序分析报告、仿真波形图及结果分析。
实验三 算术逻辑运算单元设计
一、实验目的
1、掌握较大规模Verilog组合逻辑电路的进行设计方法；
2、了解算术运算单元与逻辑运算单元的功能。
二、实验原理
算术逻辑单元ALU即是拥有算术运算和逻辑运算功能的电路。通常，如果有n条功能选择线，则ALU最多可设定2n种不同的运算种类。
ALU的算术运算主要以加法、减法为主。至于乘法除法则可以利用“移位”与“加法”的方法加以处理。
逻辑运算的种类很多，但ALU中的逻辑电路单元通常只处理AND、OR、XOR、NOT这四种运算，因而使得电路更为简化。
三、实验任务
设计一个4位算术逻辑运算单元，实现表3－1所示的各项功能：
表3－1 功能表
五、实验步骤与要求
对源程序进行调试与验证，并将该设计封装成一个元件符号入库。自选
实验模式，进行硬件测试。
六、编程提示
1、采用case 语句，用S 2,S 1,S 0作为选择判断信号，以实现不同的功能。
2、输入、输出信号端口设置：当输入信号A、B 位宽分别为N 位，且来自低位
的进位信号为1位时，输出信号F 的位宽应设为N+1位。编程时可将A、B 信号与‘0’并置为N + 1位，再与输入的低位进位信号C i 进行运算，输出信号F(4)即为向高位的进位信号C 0 。
七、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、实验报告：写出经调试通过的实验程序及实验步骤、软件编译及仿真分
析、硬件测试和实验过程、程序分析报告、仿真波形图及结果分析。
实验四 计数器设计
一、实验目的
1、掌握各类计数器的工作原理及Verilog的编程方法；
2、了解各种计数的应用及特点。
二、实验原理
计数器属于时序电路的范畴，其应用十分普遍。计数器可分为：加法计数器、减法计数器及可逆计数器等。最常用的是加法计数器。加法计数器的原理就是当时钟脉冲CP为上升沿时，计数器会将计数值加1。计数的范围为0～2n-1。(其中n为计数器的位数)。并且，计数器输入信号频率与输出信号频率关系为1/2n倍。因此，通常又将它称为分频器。用可编程器件设计计数器有多种方法：一是用原理图的方法，直接调用原理图库中宏单元如74160等元件；二是用Verilog语言进行设计。Verilog设计计数器的关键之一是端口类型的定义，及always的使用，最常用的语句是if语句。
三、设计任务
1、设计一个十进制加/减计数器，要求具有清零端CLR、使能端EN、控制端
CTRL、时钟输入端CLK、进位/借位输出端CO。
2、参考图4－1原理图设计思路，用Verilog设计一个具有清零端和使能端
的M＝60的2位十进制计数器。(选做)
3、选择相应的实验模式，仿真验证及下载测试。
四、设计举例
下面以两位十进制计数器的原理图设计方法为例，说明设计方法： 直接调用原理图库中宏单元74160，然后进行连线及仿真验证。
其中: CLRN----清零端
PE------使能端
CLK-----计数脉冲输入端
图4－1 计数器原理图
五、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、写出实验程序及实验步骤、硬件测试和实验过程；
3、写出程序分析报告、仿真波形图；
4、总结设计及调试结果；
5、查看资源分配及占有率情况。
实验五 数控分频器设计
一、实验目的：
学习数控分频器的设计、分析和测试方法。
二、实验原理
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。数控分频器可以通过调用LPM模块及用Verilog等方法进行设计。本实验要求用计数值可并行预置的加法计数器设计完成。方法是将计数溢出位与预置数加载输入信号相接，当计数器计满“111…1”时由计数溢出位cout发出进位信号给并行加载控制信号sload，使得4位并行数据data[n..0]被加载进计数器中，此后计数器将在data[n..0]数据的基础上进行计数，达到改变分频系数的目的。
三、实验原理模块图
图5－1实验原理模块图
四、实验任务
根据图5－2的波形提示，用Verilog语言设计一个4位的数控分频器。
当输入不同的CLK时钟频率和预置值D时，FOUT输出不同频率的信号。
图5－2 输出波形
五、实验方法与步骤
在实验系统上验证数控分频器的功能。自选相应的实验模式，输入频率端为CLK0,输出用LED指示，分频系数由按键设定。
六、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、实验报告：写出经调试通过的实验程序、软件编译及仿真分析、硬件测
试和实验过程、程序分析报告、仿真波形图及结果分析。
实验六 序列信号发生器设计
一、实验目的
1、了解产生序列信号的基本方法；
2、掌握产生任意序列信号的Verilog编程思路与方法。
二、实验原理
序列信号也是数字系统中常用的周期性信号，它是一组由二进制码组成的在一个周期内“0”和“1”按一定规律排列的串行脉冲信号。产生序列信号的电路称为序列信号发生器。序列信号可分为m序列信号和任意序列信号。实验主要掌握任意序列信号的产生和编程方法。基于可编程器件CPLD/FPGA序列信号发生器有多种类型：移位寄存器型、计数器型、存储型，后者较为简单。存储型任意序列产生器就是将所需的序列事先存储到序列产生器中，序列产生器在时钟的激励下将存储的序列循环输出。它有两种实现形式，一种是利用移位寄存器实现，另一种是基于查找表（利用FPGA内的存储器）实现。存储型任意序列产生器与移存型和计数器型序列产生器相比较，设计过程十分简单，但要消耗较多的硬件资源，如触发器和存储器。
三、实验模块图
编程时首先定义数据对象：data为8位序列信号、clk
为时钟信号。
clk
图6－1实验模块图
四、实验任务
1、设计一个11101010的8位序列信号发生器；
2、输出仿真波形图；
3、选择实验模式，分别用2只LED指示灯同步显示CLK及输出序列信号；
4、比较可编程器件与数字电路硬件设计序列信号的特点与不同。
五、实验方法与步骤
1、用移位寄存器方式设计，将二进制码按位移出；
2、采用计数器与数选器模块实现；
3、基于查找表的方式，调用LPM库中的系统模块设计。（选做）
六、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、实验报告：写出经调试通过的实验程序及实验步骤、软件编译及仿真分
析、硬件测试和实验过程、程序分析报告、仿真波形图及结果分析。
实验七 秒计时器设计
一、实验目的
1、理解计时器的原理与Verilog的编程方法；
2、掌握多模块设计及层次设计的方法。
二、实验原理
秒计时器是由计数器和译码器、显示器组成，其核心是计数器与译码器。
60秒计时器可由二个计数器分别完成：个位为十进制计数器，十位为6进制计数。个位计数器的计数信号由实验系统的1Hz时钟信号提供, 十位计数器的计数信号由个位的进位信号提供。然后由译码器对计数结果进行译码，送LED数码管进行显示。
三、实验框图
图7-1实验框图
四、实验任务
1、采用层次设计的方法，设计一个包括顶层及底层模块的60秒计时器，底
层模块用Verilog设计，顶层用原理图设计。
2、秒计时器应当具有系统复位功能；
3、每十秒发出提示信号及计满60秒时发出报警信号。（选做）
辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月
目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)
（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、
实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件
点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。
EDA实验指导书
目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用
ED心验指导书齐鲁理工学院
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)
实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按
EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉
熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程
实验二流水灯 1.实验目的 通过本实验让学生进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL 语言的编程方法；学习简单的时序电路的设计和硬件测试。 2.实验内容 本实验的内容是控制实验箱上的发光二极管LED1—LED8，使之实现流水灯显示。3.实验原理 在LED1~LED8引脚上周期性地输出流水数据，即输出的数据依次为11111111、11111110、11111100、11111000、11110000、11100000、11000000、10000000、00000000，如此循环显示，输出数据“0”，表示点亮相应的LED小灯。为了方便观察，流水的速率控制在2Hz左右。在核心板上有一个48MHz的标准时钟源，该时钟源与芯片EP2C5的23脚相连。为了产生2Hz的时钟源，在此调用了分频模块int_div。 4.实验步骤 (1)启动Quartus II，建立一个空白工程，然后命名为led_waterflow.qpf。 (2)新建ledwater.vhd源程序文件，源代码如下。然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。生产符号文件ledwater.bsf (File→ Create/_Update → Create Symbol Files for Current File)。 流水灯程序参考 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY ledwater IS PORT( clk: IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END; ARCHITECTURE one OF ledwater IS SIGNAL led_r:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN led<=led_r(7 DOWNTO 0); PROCESS(clk) BEGIN IF clk’event and clk=’1’ THEN led_r<=led_r(7 DOWNTO 0) & '0'; IF led_r="000000000" THEN --循环完毕吗？ led_r<="111111111"; --是，则重新赋初值 END IF; END IF; END PROCESS; END; (3)将实验模块库里的int_div.vhd和int_div.bsf拷贝到工程目录下。
EDA实验指导书 天津大学仁爱学院 2011年9月30日
目录 1.实验一LED实验 （验证性实验） 2.实验二LED点阵实验 （综合性实验） 3.实验三LCD显示实验 （设计性实验）
实验一：LED实验 一、实验目的 1.熟悉ISE8.2开发环境，掌握工程的生成方法； 2.熟悉SEED-XDTK_V4实验环境； 二、实验内容 1.创建工程； 2.添加HDL资源文件； 3.配置一个应用程序完成设计。 三、实验准备 1.通过USB口下载电缆将计算机的USB口及SEED-FEM025板的J9连接好； 2.启动计算机，打开SEED-XDTK_V4实验箱电源开关。观察SEED-FEM025板上的＋ 5V（D11）的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 四、实验步骤 1.创建工程 1)双击桌面Xilinx ISE8.2快捷方式打开ISE工程管理器（Project Navigator）； 2)打开Project Navigator后，选择File→New Project，弹出新建工程对话框； 3)在工程路径中单击“…”按钮，将工程指定到如下目录D:\02.V4_lab，单击确定； 4)在工程名称中输入led，点击Next按钮，如图1.1所示； 图1.1 5)弹出器件特性对话框。器件族类型（Device Family）选择“Virtex4”，器件型号（Device） 选“XC4VSX25FF668-10”，综合工具（Synthesis Tool）选“XST(VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图1.2；
EDA实验指导书 熊利祥编 武汉理工大学华夏学院
2011年9月
前言 一、实验课目的 EDA实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及Verilog语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验——交通灯或数字秒表设计实验。要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog 语言的编程，掌握数字电路和系统的设计。 通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。培养学生使用EDA实验设备的能力以及运用实验方法解决实际问题的能力。 二、实验要求： 1.课前预习 ①认真阅读实验指导书，了解实验内容； ②认真阅读有关实验的理论知识； ③读懂程序代码。 2.实验过程 ①按时到达实验室； ②认真听取老师对实验内容及实验要求的讲解； ③认真进行实验的每一步，观察程序代码与仿真结果是否相符； ④将实验过程中程序代码和仿真结果提交给老师审查； ⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。 3.实验报告 ①按要求认真填写实验报告书； ②认真分析实验结果； ③按时将实验报告交给老师批阅。
三、实验学生守则 1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西； 2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件； 3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线； 4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
淮阴工学院EDA技术实验指导书 编者：叶小婷 电子与电气工程学院 2014年6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常用管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台； 2．Altera Blaster下载器一根； 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 四、实验容 在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接在用户手册中都做了详细说明，这里不再赘述。 五、实验步骤 下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1．建立工程文件 1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。 2）选择软件中的，新建一个工程。如图1-2所示。 3）点击图1-2 中的Next 进入工作目录，工程名的设定对话框如图1-3 所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
《FPGA设计》实验指导书
安全操作注意事项 1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。 2、操作过程中应防止静电。 3、保持实验箱和电路板的表面清洁。 4、小心轻放，避免不必要的硬件损伤或者人身受伤。 实验箱简介
实验一简单组合逻辑设计 一、实验目的和任务 1、熟习Quartus II软件的使用； 2、掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻 辑电路； 3、通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容 1、用原理图输入法来设计4选1数据选择器 参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。 图1-1 4选1数据选择器原理图 2、用Verilog HDL硬件描述语言来设计4选1数据选择器 用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序：module m41( a, b, c, d, sel, q); input a,b,c,d; input [1:0]sel; output q; reg q; always @( sel) case(sel) 2’b00: q=a; 2’b01: q=b;
2’b11: q=d; endcase endmodule 程序中的a 、b 、c 、d 依然为数据输入端，sel[1]、sel[0]为控制输入端，q 为4选1数据输出端。同样存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。 三、实验仪器、设备及材料 电脑、EDA 软件、实验箱、下载电缆。 四、实验原理 4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a 、b 、c 、d ，从q 端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII 原理图输入方法，设计出该4选1数据选择器；如应用EDA 技术所学的Verilog HDL 硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。 图1-2 4选1数据选择器的原理框图 q Sel[1]输出 选择输入 0a 01b 00 c 11 d 1 Sel[0]表1-1 真值表 五、重点、难点 d a b c
EDA技术与HDL 实验指导书 吉林大学珠海学院 二零一一年制定
目录 实验一：实验环境和平台的建立 (1) 实验二：组合逻辑电路设计 (12) 实验三：多层次设计 (14) 实验四：时序逻辑电路设计（一） (18) 实验五：时序逻辑电路设计（二） (20) 实验六：分频器的设计 (22) 实验七：通用移位寄存器的设计 (23) 实验八：数码管扫描显示的设计 (24) 实验九：正弦信号发生器的设计 (26) 实验十：序列检测器的设计 (36)
实验一：实验环境和平台的建立 一、实验目的： 熟悉Quartus II的VHDL文本设计流程，学习8-3编码器的设计、仿真。二、实验内容： 用VHDL编写8-3编码器的VHDL代码并仿真。 三、实验环境 PC 机（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成开环境。 四、实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。 输入输出 A7 A6 A5 A4 A3 A2 A1 A0 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 表1-1 8-3编码器真值表 图1-1 8-3编码器管脚图 五、实验步骤
E D A实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入 电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器 的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程
当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。 [实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ /Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。 2 初步了解PLD设计的全过程和相关软件的使用。
实验一组合逻辑电路设计 一、实验目的 1、通过一个简单的4选1的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。 2、初步了解可编程器件设计的全过程。 二、主要仪器设备 EDA实验系统一台，PC一台 三、实验步骤 1、建立工程文件 1)选择开始>程序>Altera>QuartusII13.1，运行QUARTUSII软件。或者双击桌面上 的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-1所示界面。 图1-1 QUARTUSII软件运行界面 2)选择软件中的菜单File>New Project Wizard，新建一个工程。如图1-2所示。 3）点击图1-2中的NEXT进入工作目录，工程名的设定对话框如图1-3所示。第一个输入框为工程目录输入框，用户可以输入如e:/altera/work等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如MUX41a，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
图1-2 新建工程对话框 图1-3 指定工程名称及工作目录 4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。如图1-4所示。这里我们以选用Cyclone系列芯片EP5CSEMA5F31为例进行 介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。
图1-4 器件选择界面 首先在对话框的左上方的Family下拉菜单中选取Cyclone V(E/GX/GT/SX/SE/ST)，在中间右边的Speed grade下拉菜单中选取6，在左下方的Available devices框中选取EP5CSEMA5F31C6，点击NEXT完成器件的选取，进入EDA TOOL设定界面如图1-5 所示。 图1-5 EDA TOOL对话框 5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，如图1-6所示，点 击FINISH完成新建工程的建立。
《EDA技术》实验指导书 面向专业：通信工程 信息工程 自动化 电子信息工程 电气工程及其自动化 信息与通信工程学院 2016年9月
前言 一、课程性质 本课程是电子信息工程、通信工程、信息工程和自动化专业必修的专业实验课程。通过本课程的教学，使学生掌握EDA技术的开发流程，学会利用以硬件描述语言为描述工具，以可编程逻辑器件为实现载体，在数字系统设计领域熟练应用EDA技术，使其具备研究和开发现代数字系统的能力。 二、专业安排 本系统分为多个模块，适合通信工程、信息工程、自动化、电子信息工程、电气工程及其自动化等专业使用。 三、本书特点 本实验指导书的特点是引入工程项目机制来管理实验项目，着重培养学生的方案设计、算法分析和现场调试能力，为培养卓越工程师打下坚实的基础。
目录 前言............................................................................................................................. I 第一章实验系统.. (1) 1.1 系统整体结构 (1) 1.2 核心板 (1) 1.3 基础扩展模块 (2) 1.4 自动控制模块 (3) 1.5 信号处理模块 (3) 1.6 通信接口模块 (4) 第二章开发平台简介 (5) 2.1 Quartus II简介 (5) 2.2 Quartus II开发流程 (5) 第三章实验项目 (9) 实验1 平台应用及全加器设计 (9) 实验2 信号发生器设计 (11) 实验3 数字电压表设计 (13) 实验4 数字频率计设计 (16) 实验5 交通灯控制器设计 (19)
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计 (4) 实验五集成电路的逻辑功能测试 (6) 实验六组合逻辑电路分析与设计 (11) 实验七Quartus II 的使用 (16) 实验八组合逻辑器件设计 (16) 实验九组合电路设计 (24)
实验一 Protel DXP 2004 认识实验 一、实验目的 1.掌握Prot e l DXP 2004 的安装、启动和关闭。 2.了解Protel DXP 2004 主窗口的组成和各部分的作用。 3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2)运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。点击“替换密钥”，选取DXP.exe（在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里（默认路径为C:\Program Files\Altium2004\）授权完成。 （4）打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources 后关闭Protel_DXP_2004，重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004 的具体步骤如下： （1）在Windows 的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004 应用软件。 （2）单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 （3）单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按钮。
实验一 半加器和全加器的设计 一、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器和全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2.全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。
0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 3、利用半加器元件完成全加器的设计 （1）图形方式 其中HADDER 为半加器元件。 四、实验步骤 1、完成图形半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、完成VHDL 全加器设计与仿真（记录仿真波形）。 4、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二二位加法计数器的设计 一、实验目的 1、掌握二位加法计数器的原理； 2、掌握二位加法计数器的VHDL描述。 3、深入理解VHDL中元件例化的意义。 二、实验内容 1、完成带进位功能二位加法计数器的VHDL设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。 2、元件的例化就是元件的调用，是层次化设计的基础。 具体设计程序由学生自己完成。 四、实验步骤 1、了解二位加法计数器的工作原理。 2、用VHDL文本方式设计二位加法计数器。 3、进行二位加法计数器的设计仿真（记录仿真波形）。 4、进行二位加法计数器的设计下载与测试。 五、思考题 1、怎样设计“减法”计数器？ 2、进位信号的设置应注意什么？
实验一 半加器的设计 一、 实验目的 1、掌握简单组合电路的设计； 2、掌握CASE 语句的应用方法； 3、掌握真值表到VHDL 的综合； 4、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2、利用CASE 语句进行半加器的设计 3、将生成的半加器生成元件 四、实验步骤 1、完成半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、生成半加器元件。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二 全加器的设计 二、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 2、利用半加器元件完成全加器的设计 图形方式（其中HADDER 为半加器元件）
四、实验步骤 1、完成图形全加器设计。 2、完成VHDL全加器设计与仿真（记录仿真波形）。 3、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
EDA实验指导书新 新印刷
淮阴工学院 EDA技术实验指导书 编者: 叶小婷 电子与电气工程学院 6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常见管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．经过一个简单的3—8译码器的设计, 掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台; 2．Altera Blaster下载器一根; 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入, 八输出。当输入信号按二进制方式的表示值为N时, 输出端标号为N 的输出端输出高电平表示有信号产生, 而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种, 因此输出端在每种组合中仅有一位为高电平的情况下, 能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输入中加入一个输出使能端, 用来指示是否将当前的输入进行有效的译码, 当使能端指示输入信号无效或不用对当前信号进行译码时, 输出端全为高电平, 表示无任何信号。本例设计中没有考虑使能输入端, 自己设计时能够考虑加入使能输入端时, 程序如何设计。