实验一 半加器和全加器的设计
一、 实验目的
1、掌握图形的设计方式；
2、掌握自建元件及调用自建元件的方法；
3、熟练掌握MAXPLUS II 的使用。
二、实验内容
1、熟练软件基本操作，完成半加器和全加器的设计；
2、正确设置仿真激励信号，全面检测设计逻辑；
3、综合下载，进行硬件电路测试。
三、实验原理
1、半加器的设计
半加器只考虑了两个加数本身，没有考虑由低位来的进位。
半加器逻辑表达式：B A B A B A S ⊕=+=；AB C =
2.全加器的设计
全加器除考虑两个加数外，还考虑了低位的进位。
全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)(
3、利用半加器元件完成全加器的设计 （1）图形方式
其中HADDER 为半加器元件。
四、实验步骤
1、完成图形半加器设计。
2、完成VHDL 半加器设计与仿真（记录仿真波形）。
3、完成VHDL 全加器设计与仿真（记录仿真波形）。
4、利用半加器元件进行图形的全加器设计。
五、思考题：
1、怎样自建元件？自建元件的调用要注意什么？
实验二二位加法计数器的设计
一、实验目的
1、掌握二位加法计数器的原理；
2、掌握二位加法计数器的VHDL描述。
3、深入理解VHDL中元件例化的意义。
二、实验内容
1、完成带进位功能二位加法计数器的VHDL设计；
2、正确设置仿真激励信号，全面检测设计逻辑；
3、综合下载，进行硬件电路测试。
三、实验原理
1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。
2、元件的例化就是元件的调用，是层次化设计的基础。
具体设计程序由学生自己完成。
四、实验步骤
1、了解二位加法计数器的工作原理。
2、用VHDL文本方式设计二位加法计数器。
3、进行二位加法计数器的设计仿真（记录仿真波形）。
4、进行二位加法计数器的设计下载与测试。
五、思考题
1、怎样设计“减法”计数器？
2、进位信号的设置应注意什么？
实验三基于QUARTUSII图形输入电路的设计
一、实验目的
1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
二、实验原理
3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示
输入输出
A B C D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 1 0 0 0
0 0 1 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
0 1 1 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
表1-1 三-八译码器真值表
译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
三、实验内容
在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如
下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA 的管脚连接如表1-2所示
图1-1 拨动开关与FPGA 接口电路
表1-2 拨动开关与FPGA 管脚连接表
当FPGA 与其对应的端口为高电平时LED 就会发光，反之LED 灯灭。其与FPGA 对应的管脚连接如表1-3所示。
表1-3 LED灯与FPGA管脚连接表
四、实验步骤
下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。
1、建立工程文件
1)选择开始>程序>Altera>QuartusII5.1，运行QUARTUSII软件。
2)选择软件中的菜单File>New Project Wizard，新建一个工程。
3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框。第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如EXP1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选
择对话框。这里我们以选用Cyclone系列芯片EP2C35F484C8为例进行介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。
首先在对话框的左上方的Family下拉菜单中选取Cyclone，在中间右边的Speed grade下拉菜单中选取8，在左下方的Available devices框中选取EP1C12F324C8，点击NEXT完成器件的选取，进入EDA TOOL设定界面。
5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，点击FINISH完成新建工程的建立。
2、建立图形设计文件
1）在创建好设计工程后，选择File>NEW…菜单，出现新建设计文件类型选择窗口。这里我们以建立图形设计文件为例进行说明，其它设计输入方法与之基本相同。
2）在New对话框中选择Device Design Files页下的Block Diagram/Schematic File，点击OK按钮，打开图形编辑器对话框。图中标明了常用的每个按钮的功能。
QUARTUSII图形编辑器也称块编辑器（Block Editor），用于以原理图（Schematics）和结构图（Block Diagrams）的形式输入和编辑图形设计信息。QUARTUSII图形编辑器可以读取并编译结构图设计文件（Block Design File）和MAXPLUSII图形设计文件（Graphic Design Files），可以在QUARTUSII软件中打开图形设计文件并将其另存为结构图设计文件。
在QUARTUSII图形编辑器窗口中，根据个人爱好，可以随时改变Block Editor 的显示选项，如导向线和网格间距、橡皮筋功能、颜色以及基本单元和块的属性等。
3）在这里以用原理图输入设计一个三八译码器为例，介绍基本单元符号输入方法的步骤。在图形编辑器窗口的工件区双击鼠标的左键，或点击图中的符号工具按钮，或选择菜单Edit>Insert Symbol…，则弹出Symbol对话框。
4）用鼠标点击单元库前面的“+”号，展开单元库，用户可以选择所需要的图元或符号，该符号则显示在右边的显示符号窗口，用户也可以在符号名称里输入你所需要的符号名称，点击OK按钮，所选择的符号将显示在图形编辑器的工作区域。
5）将要选择的器件符号放置在图形编辑器的工件区域，用正交节点工具将原件边接起来，然后定义端口的名称。在这个例子里，定义三个输入为A、B、C，定义八
个输出为D0、D1、D2、D3、D4、D5、D6、D7。用户也可以根据自己的习惯来定义这些端口名称。
6）完成图形编辑的输入之后，需要保存设计文件或重新命名设计文件。选择File>Save As…项，出现对话框，选择好文件保存目录，并在文件名栏输入设计文件名。如需要将设计文件添加到当前工程中，则选择对话框下面的Add file to current project 复选框，单击保存按钮即可保存文件。需要注意的是，在整个设计文件保存的过程当中，都需要遵循设计输入法的一般规则。
3、对设计文件进行编译
QUARTUSII编译器窗口包含了对设计文件处理的全过程。在QUARTUSII软件中选择Tool>Compiler Tool菜单项，则出现QUARTUSII的编译器窗口。
需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综合过程不必进行全编译界面。当完成上述窗口的设定后，点击START按钮进行设计文件的全编译。如果文件有错，在软件的下方则会提示错误的原因和位置，以便于使用者进行修改直到设计文件无错。整个编译完成，软件会提示编译成功。
4、管脚分配
在前面选择好一个合适的目标器件（在这个实验中选择为EP2C35F484C8），完成设计的分析综合过程，得到工程的数据文件以后，需要对设计中的输入、输出引脚指定到具体的器件管脚号码，指定管脚号码称为管脚分配或管脚锁定。管脚分配完之后一定要进行再进行一次全编译，以使分配的管脚有效。
5、对设计文件进行仿真
1）创建一个仿真波形文件，选择QUARTUSII软件File>New，进行新建文件对话框。如图1-24所示。选取对话框的Other File标签页，从中选取Vector Waveform File，点击OK按钮，则打开了一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为1μS，根据仿真需要，可以自由设置仿真的结束时间。选择QUARTUSII软件的Edit>End Time命令，弹出线路束时间对话框，在Time框办输入仿真结束时间，点击OK按钮完成设置。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右键，在弹出的右键菜单中选择Insert Node or Bus…命令，在弹出的Insert Node or Bus 对话框界面中点击Node Finder…按钮。
在出现的Node Finder界面中，如图1-27所示，在Filter列表中选择Pins：all，在Named窗口中输入“*”，点击List在Nodes Found窗口出现所有信号的名称，点击中间的按钮则Selected Nodes窗口下方出现被选择的端口名称。双击OK按钮，完成设置，回到的Insert Node or Bus对话框，双击OK按钮，所有的输入、输出端口将会在端口名列表区内显示出来。
4）编辑输入端口波形，即指定输入端口的逻辑电平变化，在的波形编辑窗口中，选择要输入波形的输入端口如A端口，在端口名显示区左边的波形编辑器工具栏中有要输入的各种波形，其按钮说明。根据仿真的需要输入波形。最后选择软件的File>Save 进行保存。
5）指定仿真器设置，在仿真过程中有时序仿真和功能仿真之分，在这里介绍功能仿真。在QUARTUSII软件中选择Tool>Simulator Tool命令，打开仿真器工具窗口。
首先产生功能仿真网表文件，点击产生功能仿真网表的按钮Generate Functional Simulation Netlist，产生功能仿真网表，然后点击开始仿真的START按钮开始进行仿
真，直到仿真进度条为100%完成仿真。点击仿真报告窗口按钮Report，观察仿真波形。
6、从设计文件到目标器件的加载
完成对器件的加载有两种形式，一种是对目标器件进行加载文件，一种是对目标器件的配置芯片进行加载。这里我们介绍对目标器件EP2C35F672C8进行加载的方法。
1）使用下载电缆将PC机与实验系统连接起来。
2）选择QUARTUSII软件的Tool>Programmer命令，进行编程器窗口。如果没有设置编程硬件，则编程硬件类型为No Hardware，需要对编程硬件进行设置。
3）点击Add Hardware按钮，出现Add Hardware对话框。
4）在Add Hardware对话框中，从Hardware type列表中选择所需要硬件类型，如果是USB接口的请参照用户使用手册中的USB电缆的安装与使用，如果使用的是并口下载线则选取如图1-35所示的硬件类型，点击OK按钮，完成对硬件类型的设置。
回到编程器硬件设置窗口，点击Close按钮退出设置。则在编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。
5）如果软件已运行一个工程，则在打开编程器的时候，编程器窗口会自动出现这个工程文件要加载到目标器件的文件，如果要加载其它文件可以从其它地方进行添加更改。选好加载文件后，再点选Progam/Configure，编程模式选取JTAG模式，点击STRAT进行文件加载，直到加载进度变为100%，文件成功加载完成。
五、实验现象与结果
文件加载到目标器件后，拨动拨动开关，LED灯会按表1-1所示的真值表对应的点亮。
六、实验报告
1、进一步熟悉和理解QUARTUSII软件的使用方法。
实验四 可控脉冲发生器的设计
一、 实验目的
1、 了解可控脉冲发生器的实现机理。
2、 学会用示波器观察FPGA 产生的信号。
3、 学习用VHDL 编写复杂功能的代码。
二、 实验原理
脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数器对输入的时钟信号进行分频的过程。通过改变计数器的上限值来达到改变周期的目的，通过改变电平翻转的阈值来达到改变占空比的目的。下面举个简单的例子来说明其工作原理。
假如有一个计数器T 对时钟分频，其计数的范围是从0～N ，另取一个
M （0≤M ≤N ），若输出为Q ，那么Q 只要满足条件
时，通过改变N 值，即可改变输出的脉冲波的周期；改变M 值，即可改变脉冲波的占空比。这样输出的脉冲波的周期和占空比分别为：
三、 实验内容
本实验的任务就是要设计一个可控的脉冲发生器，要求输出的脉冲波的周期和占空
比都可变。具体的实验过程中，时钟信号选用时钟模块中的1MHz 时钟，然后再用按键模块的S1和S2来控制脉冲波的周期，每按下S1，N 会在慢速时钟作用下不断地递增1，按下S2，N 会在慢速时钟作用下不断地递减1；用S3和S4来控制脉冲波的占空比，每按下S3，M 会在慢速时钟作用下不断地递增1，每按下S4，M 会在慢速时钟作用下不断地递减1，S8用作复位信号，当按下S8时，复位FPGA 内部的脉冲发生器模块。脉冲波的输出直接输出到实验箱观测模块的探针，以便用示波器观察输出波形的改变。
??
?≤≤<≤=N
T M M T Q 001
%
1001
)1(?+=+=N M
T N CLOCK 占空比周期
四、实验步骤
1、打开QUARTUSII软件，新建一个工程。
2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光
盘中提供的示例程序。
4、编写完VHDL程序后，保存起来。方法同实验一。
5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
6、编译仿真无误后，依照拨动开关、LED与FPGA的管脚连接表（表1-1、表1-2）
或参照附录进行管脚分配。表9-1是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。
表9-1 端口管脚分配表
7、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与
自己的编程思想一致。
五、实验结果与现象
以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源模块的时钟选择为1MHZ，按下按键开关模块的S8按键，在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50%的矩形波。按下S1键或者S2键，这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键，这个矩形波的占空比会相应的增加或减少。
六、实验报告
1、绘出仿真波形，并作说明。
2、在这个实验的基础上重新设计，使程序改变频率的时候不会影响占空比的改变。
3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
实验五基于VHDL的抢答器的设计
一、实验目的
1、熟悉四人抢答器的工作原理。
2、加深对VHDL语言的理解。
3、掌握EDA开发的基本流程。
二、实验原理
抢答器在各类竞赛性质的场合得到了广泛的应用，它的出现，消除了原来由于人眼的误差而未能正确判断最先抢答的人的情况。
抢答器的原理比较简单，首先必须设置一个抢答允许标志位，目的就是为了允许或者禁止抢答者按按钮；如果抢答允许位有效，那么第一个抢答者按下的按钮就将其清楚，同时记录按钮的序号，也就是对应的按按钮的人，这样做的目的是为了禁止后面再有人按下按钮的情况。总的说来，抢答器的实现就是在抢答允许位有效后，第一个按下按钮的人将其清除以禁止再有按钮按下，同时记录清楚抢答允许位的按钮的序号并显示出来，这就是抢答器的实现原理。
三、实验内容
本实验的任务是设计一个四人抢答器，用按键模块的S8来作抢答允许按钮，用S1～S4来表示1号抢答者～4号抢答者，同时用LED模块的LED1～LED4分别表示于抢答者对应的位子。具体要求为：按下S8一次，允许一次抢答，这时S1～S4中第一个按下的按键将抢答允许位清除，同时将对应的LED点亮，用来表示对应的按键抢答成功。
数码管显示对应抢答成功者的号码。
在此实验中数码管、LED、按键开关与FPGA的连接电路和管脚连接在以前的实验中都做了详细说明，这里不在赘述。
四、实验步骤
1、打开QUARTUSII软件，新建一个工程。
2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照
光盘中提供的示例程序。
4、编写完VHDL程序后，保存起来。方法同实验一。
5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
6、编译仿真无误后，依照按键开关、LED、数码管与FPGA的管脚连接表或参照附
录进行管脚分配。表10-1是示例程序的管脚分配表。分配完成后，再进行全编译
一次，以使管脚分配生效。
表10-1 端口管脚分配表
7、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否
与自己的编程思想一致。
五、实验结果与现象
以设计的参考示例为例，当设计文件加载到目标器件后，按下按键开关的S8按键，
表示开始抢答。然后，同时按下S1-S4，首先按下的键的键值被数码管显示出来，对应的LED灯被点亮。与此同时，其它按键失去抢答作用。
六、实验报告
1、绘出仿真波形，并作说明。
2、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
《创新实验》实验报告 —基于VHDL的编程和硬件实现
一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。
在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。
VHDL课程设计-PS2键盘
目录 一、课程设计的目的与任务 (3) 二、课程设计题目 (3) 1、指定题目： (3) 2、自选题目： (3) 三、课程设计的内容与要求 (3) 1、设计内容 (4) 2、设计要求 (4) 四、实验仪器设备 (4) 五、设计方案 (4) 1、PS2解码 (4) 2、设计思路 (6) 3、模块设计 (7) 4、各模块分析 (8) （1）PS2时钟检测模块 8 （2）PS2解码模块 10 （3）PS2组合模块 12 （4）控制LED模块 14 （5）PS2总的组合模块 16 六、综合与仿真 (17) 1、综合 (17) 2、仿真 (18) （1）电平检测模块仿真 (18) （2）LED灯控制模块仿真 (18)
（3）PS2_module总模块仿真 (19) 七、硬件下载 (23) 八、心得体会 (24) 九、参考文献 (24) 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器；1 ：数字秒表；2 ：简易数字钟；3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器；8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。三、课程设计的内容与要求
VHDL实验报告 60 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 一．实验目的 学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术 1. 学习４位可逆计数器的设计 2. 学习４位可逆二进制代码－格雷码转换器设计 二．实验内容 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 三．管脚设定 SW[0]PIN_N25 SW[1]PIN_N26 SW[2]PIN_P25 SW[3] PIN_AE14 SW[17] PIN_V2 LEDR[0] PIN_AE23 LEDR[1] PIN_AF23 LEDR[2] PIN_AB21 LEDR[3] PIN_AC22 LEDR[17] PIN_AD12 KEY[3] PIN_W26
目录 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用；
（2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器； 1 ：数字秒表； 2 ：简易数字钟； 3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器； 8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。 三、课程设计的内容与要求 1、设计内容 （1）系统功能的分析； （2）实现系统功能的实际方案； （3）编写各功能模块的VHDL语言程序； （4）对各功能模块进行编译、综合、仿真、分析； （5）顶层文件设计 （6）对整个系统进行编译、综合、仿真、分析； （7）在CPLD\FPGA实验开发系统试验箱上进行硬件验证； （8）写实验报告；
湖南科技大学 信息与电气工程学院 课程设计任务书 20 —20 学年第学期 专业：学号：姓名： 课程设计名称： 设计题目： 完成期限：自年月日至年月日共周设计依据、要求及主要内容（可另加附页）： 指导教师（签字）： 批准日期：年月日
目录 一、摘要 二、VHDL语言介绍 三、设计的目的 四、设计内容 五、电路工作原理 六、主要程序及仿真结果 七、对本次设计的体会和建议 八、参考文献
一、摘要 人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用软件进行电路波形仿真。 关键词：数字钟EDA VHDL语言 二、VHDL语言介绍 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 三、设计的目的 本项实验通过六十进制计数器和数字钟的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器和数字钟源程序，应用VMAX+plusII软件进HDL文本输入设计与波形仿真。熟练地运用数字系统的设计方法进行数字系统设计，能进行较复杂的数字系统设计，按要求设计一个数字钟。 四、设计内容 1、60进制计数器计数器 60进制计数器计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按
EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒
电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";
本科实验报告 实验名称：数字系统设计与实验（软件部分）
实验一 QuartusII9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用. 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验内容 1.十进制加法计数器的VHDL文本及仿真 功能图： VHDL文本： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin if(load='1')then q_temp<=data_in; elsif(clk'event and clk='1')then
if(en='0')then qout<=qout; elsif(qout="1001")then qout<="0000"; else qout<=qout+1; end if; q_temp<=qout; end if; end process; process(q_temp) begin case q_temp is when"0000"=>seg<="1000000"; when"0001"=>seg<="1111001"; when"0010"=>seg<="0100100"; when"0011"=>seg<="0110000"; when"0100"=>seg<="0011001"; when"0101"=>seg<="0010010"; when"0110"=>seg<="0000010"; when"0111"=>seg<="1111000"; when"1000"=>seg<="0000000"; when"1001"=>seg<="0010000"; when others=>seg<="0001000"; end case; end process; end beha; 功能仿真流程及结果： 全编译通过后，进行仿真 新建波形文件，在其中添加所需节点。将clk设置为时钟信号，将en设置为高电平，将load 设置为低电平，将data_in设置为想要预置的数值。 运行Generate Functional Simulation Nest List命令产生能仿真的网标文件。点击Start Simulation开始模拟仿真 仿真结果：
专用集成电路实验报告 13050Z01 1305024237 刘德文
实验一开发平台软件安装与认知实验 实验内容 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计 电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138; architecture Behavioral of ls74138 is begin process(g1,g2,inp) begin if((g1 and g2)='1') then case inp is when "000"=>y<="00000001"; when "001"=>y<="00000010";
EDA综合课程设计实验报告 题目：设计一个全双工UART电路院系：XXXX学院 学号：XXXXX 姓名：严XX 教师：林XX 时间：2012.06.02
1 课程设计的摘要原理 (2) 2 设计一个全双工UART电路，具体要求如下： (6) 3．UART设计 (7) 3.1 UART结构 (7) 3.2 UART的帧格式 (8) 4 UART的Verilog HDL语言设计 (9) 4.1 UART分频器 (9) 4.2UART发送模块 (10) 4.3 UART的接收模块 (14) 4.4 UART的硬件测试 (18) 5 课程设计总结 (19)
1摘要 UART协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议，在实际工业生产中有时并不使用UART的全部功能。只需将其核心功能集成即可。波特率发生器、接收器和发送器是UART的三个核心功能模块，利用Vefilog-HDL语言对这三个功能模块进行描述并加以整合UART（即Universal AsynchronousReceiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。串行外设用到RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250、8251、NS16450等芯片都是常见的UART器件，这类芯片已经相当复杂，有的含有许多辅助的模块（如FIFO），有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件，那么我们就可以将所需要的UART功能集成到FPGA内部。使用VHDL或Veriolog -HDL将UART的核心功能集成，从而使整个设计更加紧凑、稳定且可靠。本文应用EDA技术，基于FPGA/CPLD器件设计与实现UART。 实际应用上，有时我们不需要使用完整的UART的功能和这些辅助功能。使用Verilog-HDL将所需要的UART的核心功能集成到FPGA／CPLD内部，就可以实现紧凑、稳定且可靠的UART数据传输。这样，既可以满足实际的应用，实现所要求的简单的通信和控制，又能够去除更多不需要的繁杂复杂的功能实现。 一、UART的原理 串行通信是指外部设备和计算机间使用一根数据线(另外需要地线，可能还需要控制线)进行数据传输的方式。数据在一根数据线上一位一位传输，每一位数据都占据一个固定的时间长度。与并行通信方式相比，串行通信方式的传输速度较慢，但这种通信方式使用的数据线少，在远距离通信中可以节约通信成本，因此得到了广泛的应用。 基本的UART只需要发送和接收两条数据线就可以完成数据的全双工通信，其基本功能是在发送端将控制器通过总线传过来的并行数据，以设定的格式，设定的频率串行地传输出去，并同时在接收端将串行接收到的数据，转换成相应的并行数据发送出去。UART的基本帧格式如图1所示。其中，起始位总是逻辑O状态，停止位总是逻辑l状态，其持续时间可选为1位、1．5位或2位，其数据位可为5、6、7、8位，校验位可根据需要选择奇校验位，偶校验位或无校验位。
VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3
院系： 姓名： 学号： 课程设计名称： 指导老师： 时间：
摘要 VHDL的特点 应用VHDL进行系统设计，有以下几方面的特点。 （一）功能强大 VHDL具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。并且具有多层次的设计描述功能，支持设计库和可重复使用的元件生成。VHDL是一种设计、仿真和综合的标准硬件描述语言。 （二）可移植性 VHDL语言是一个标准语言，其设计描述可以为不同的EDA工具支持。它可以从一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台。此外，通过更换库再重新综合很容易移植为ASIC设计。 （三）独立性 VHDL的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。程序设计的硬件目标器件有广阔的选择范围，可以是各系列的CPLD、FPGA及各种门阵列器件。 （四）可操作性 由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。 （五）灵活性 VHDL最初是作为一种仿真标准格式出现的，有着丰富的仿真语句和库函数。使其在任何大系统的设计中，随时可对设计进行仿真模拟。所以，即使在远离门级的高层次（即使设计尚未完成时），设计者就能够对整个工程设计的结构和功能的可行性进行查验，并做出决策。VHDL的设计结构 VHDL描述数字电路系统设计的行为、功能、输入和输出。它在语法上与现代编程语言相似，但包含了许多与硬件有特殊关系的结构。 VHDL将一个设计称为一个实体Entity（元件、电路或者系统），并且将它分成外部的可见部分（实体名、连接）和内部的隐藏部分（实体算法、实现）。当定义了一个设计的实体之后，其他实体可以利用该实体，也可以开发一个实体库。所以，内部和外部的概念对系统设计的VHDL是十分重要的。
福建农林大学计算机与信息学院 信息工程类 实验报告 2013年11 月13 日
实验项目列表
福建农林大学计算机与信息学院信息工程类实验报告 系：电子信息工程系专业：电子信息工程年级： 2010级 姓名：学号：实验课程： VHDL数字系统设计 实验室号：__ 田C407 实验设备号： 07 实验时间： 11.12 指导教师签字：成绩： 实验一数控分频器的设计 1．实验目的和要求 学习数控分频器的设计、分析和测试方法。 2．实验原理 信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。 数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。 100.0μs200.0μs300.0μs400.0μs 图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机一台 GW48 EDA实验开发系统一套 电源线一根 十芯JTAG口线一根 USB下载线一根 USB下载器一个 示波器 实验的软件环境是： Quartus II 9.0软件
4．操作方法与实验步骤 （1）创建工程，并命名位test。 （2）打开QuartusII,建立VHDL文件，并输入设计程序。保存为DVF. （3）选择目标器件。Acex1k—EP1K100QC208-3。 （4）启动编译。 （5）建立仿真波形图。 （6）仿真测试和波形分析。 （7）引脚锁定编译。 （8）编程下载。 （9）硬件测试 5．实验内容及实验数据记录 在实验系统上硬件验证例5-20的功能。可选实验电路模式1（第一章图4）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz 或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。 6．实验数据处理与分析 1）实验代码 【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反
期末大作业课程设计实验报告设计题目：基于VHDL电子钟的设计
目录 一、概述 (3) 1.1目的 (3) 1.2课程设计的要求和功能 (3) 二、总结 (3) 2.1课程设计进行过程及步骤 (3) 2.2所遇到的问题，如何解决问题 (15) 2.3体会收获以及建议 (15) 3.4参考资料（书，网络资料） (15) 三、教师评语 (16) 四、成绩 (16)
一、概述 1.1目的 1. 基于CPLD系统模块板，设计一个电子钟。来熟悉CPLD的工作原理以及 对VHDL的使用。 2. 通过设计出一个电子钟具有校时功能，来巩固分频，键盘扫描，计数，动 态扫描等知识内容。 1.2课程设计的要求和功能 设计一个电子钟，能进行正常的时分秒计时功能，分别有六个数码管显示24小时，60分钟，60秒的计数器显示。 利用实验箱系统上的按键实现“校时”、“校分”功能： （1）按下“SA”键时，计时器快速递增，按24小时循环，进行时校正； （2）按下“SB”键时，计分器快速递增，按60分循环，进行分校正 （3）按下“SC”键时，秒清零，进行秒校正； 二、总结 2.1课程设计进行及步骤 1．设计提示 系统框图见下
2．系统结构设计描述（1）系统顶层文件 1.顶层原理图见下
2.各个模块的解释 （1）五个输入量clk50MHz,SA,SB,SC,reset： 其中clk50MHz为总体系统提供时钟，并且经过分频来分别对电子 钟模块提供时钟，产生一秒一秒的进位信号，对显示模块的计数器 提供时钟实现显示模块的扫描功能，对按键去抖动提供时钟，实现 键盘扫描的功能。SA,SB,SC用来控制按键，实现按键控制，SA是 实现“时”加一，SB是实现“分”加一，SC是实现“秒”清零。 Reset是来控制按键功能的使能。 （2）按键功能模块 三个输入chos ,date0,date1的功能是：chos接受来自按键的信号， 若按键按下，则将date0的内容，也就是通过按键产生的脉冲来控 制电子钟进行加一，若按键没有按下，则将“秒”分频信号接入电 子钟的clk计数输入端，通过时钟脉冲来控制电子钟。 （3）电子钟计数模块 有5个输入ci,nreset,load,clk,d[7..0]，作用分别是ci是使能端，直 接接高电位，nreset是复位，load和d[7..0]是用来置数的，clk提供 计数时钟，也就是一秒一个脉冲。 输出端有三个，co是进位功能，只有“秒”和“分”模块有效， qh[3..0],ql[3..0]是分位的数字输出端，一个是十位，一个是个位。
实验一 实验目的： 熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试 二、实验内容 内容（一）用vhdl语言设计2选1多路选择器 参考例3-1程序设计如下： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one 全程编译后软件提示0错误，3警告，可以继续下面仿真操作。 程序分析： 这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。 时序仿真及分析： 时序仿真输入图： 时序仿真输出图： 时序分析： 由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b 下载和硬件测试： 引脚锁定图： 程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。 实验内容（二）双二选一多路选择器设计
程序设计： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one; entity muxk is port (a1,a2,a3,s0,s1:in bit; outy:out bit); end entity muxk; architecture bhv of muxk is component mux21a port (a,b,s:in bit; y:out bit); end component; signal tmp: bit; begin u1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 全程编译后软件提示0错误，2警告 程序分析： 这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。实体mux21a是一个2选一选通电路，实体muxk是元件的例化，其作用是将两个mux21a组合成一个3选1多路选择器。 时序仿真及分析： 时序仿真输入图 时序仿真输出图 时序分析: 从仿真出来的结果，我们不难发现，s0和s1做为a1、a2、a3的选通控制信号。当s0=0.、s1=0时，outy输出a1；当s0=0.、s1=1时，outy输出a2；当s0=1.、s1=0时，outy输出a1；当s1=1.、s2=1时，outy输出a3； 下载和硬件测试： 引脚锁定图
计算机硬件课程设计 设计报告 学号：姓名：成绩： 学号：姓名：成绩： 东南大学计算机科学与工程系 二0 10 年12 月 目录 1.实验名称 (2)
2.实验目的 (2) 3.实验任务……………………………………………………………………… 2. 4.主要特色 (2) 5. 设计方案 (3) 5.1 数据格式和指令系统 (3) 5.2本设计的体系结构 (5) 5.测试结果与性能分析 (20) 6.课程设计总结 (22) 1．实验名称 微程序控制的模型计算机的设计与调试 2．实验目的 1．综合运用“计算机组成原理”和“数字电路”等课程的知识，通过对模型机的设计和调试，加深对计算机各部件工作原理的认识。 2．进一步掌握运用EDA技术进行设计和调试的工作方法。 3．掌握计算机硬件设计的思想，方法及工作过程，进一步培养工程设计的能力。 3．实验任务 1．自行规定数据格式和指令格式，在所提供的条件范围内设计一台由微程序控制（也可以用其他方式如组合逻辑等）的模型计算机。 2．根据设计方案，将模型机调试成功。 3．整理出相关文件。 （1）数据格式和指令系统。 （2）总框图。 （3）详细电路图或有关电路的VHDL语言源程序。 （4）微指令格式和微程序。 （5）调试过程和测试结果（包括测试程序）。
4．主要特色 1．增加了ROM的宽度，改为24位，使得可以在一个时钟内读出24位的微指令。 2．对电路进行了合理的修改，具体增加了SRC. DEST结合IR0,IR2,IR1,IR3到RA,RB的译码电路。 3．SRC. DEST结合IR0,IR2,IR1,IR3到WA,WB的译码电路，实现了对于源操作数的写入。 4．由微指令到8CPU中对应的端口译码。 5．重新构造了ROM，RAM，修改了时序电路，调整了M1,M2,M3,M4的时序。 6．除了书上要求的指令微程序以外，还对微程序进行了扩充，加了逻辑左移指令：SAL(每次执行左移一位)，以及乘法指令：MUL(8位与8位数据相乘，得到16位数据高8位写回源操作数，低8位写回目的操作数) 7．修改了M1,M2,M3,M4的连接电路。 8．通过用软件模拟的方法，成功的构造了一个简单的CPU，更加熟练的学会使用EDA技术。试验中结合了数字实验和组成原理部分内容。 9．用简单易读的方式排列24位控制信号，使得操作更加简便，如图所示
VHDL实验报告 5080309563 李斌 实验三.4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 [设计思路及步骤]： 一．需求： 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高位，LEDR0为低位。 二．变量解释： 4位可逆计数器： 1.clk为时钟输入，clkout为分频后的时钟，cnt为分频计数，ctr为SW17模式 控制，rst为KEY3异步复位开关，tem为输出结果的中间变量； 2.本实验的时钟输入为50MHz，定义为clk，为此设计时需要将其分频为50Hz， 需225分频，因此，代码中，需要有一个cnt作为一个225计数器，同时，定义 分频后的时钟为clkout； 3.建立process，检测key是否为0，为0则复位。否则，检测clkout，触发上升 沿则检测模式控制，对tem加1或减1，同时应检测是否达到最大或最小值， 达到最值则直接返回到最初值，否则继续操作； 4.最后，转换tem的值为相应的4位二进制数，并于LED上反映出来。 四位可逆二进制代码-格雷码转换器： 1．检测模式，进行相应的操作； 2．ctr为0则格雷码转换成二进制码；ctr为1则为二进制码转换为格雷码 [源代码]： 1)4位可逆计数器： library ieee; use ieee.std_logic_1164.all; entity cnt is
2009-20010年第1学期 VHDL 设计题目： 设计题号： 难度系数： 专业： 年级： 设计人： 学号： 设计指导：徐仲晖 平时成绩： 电路成绩： 报告成绩： 总成绩： 批阅人：徐仲晖 2009.12.06
一：设计目的（5分。得分：） （1）设计XXXXXXXX电路；（0.5分） （2）通过XXXXX分析，研究XXXXX特性；（命题定位内容0.5分） （3）通过XXXXX分析，研究XXXXX特性；（待定） （4）通过XXXXX分析，证明XXXXX定律的正确性；（待定） （5）研究XXXX元器件在XXXXXXX电路中的作用；（待定） （6）通过设计，熟练掌握XXXX元器件相关概念及其电路分析方法；（0.5分）（7）通过设计，熟练掌握XXXXXXX电路设计及仿真。（0.5分） （8）通过设计，掌握需求，制定设计规范（0.5分） 二：设计原理（40分。得分：） （1）英文说明书阅读摘要（10分。其中：提交原文1分，阅读摘要4分。得分：）： The 74LS164 is a high speed 8-Bit Serial-In Parallel-Out Shift Register. Serial data is entered through a 2-Input AND gate synchronous with the LOW to HIGH transition of the clock. The device features an asynchronous Master Reset which clears the register setting all outputs LOW independent of the clock. It utilizes the Schottky diode clamped process to achieve high speeds and is fully compatible with all ON Semiconductor TTL products. 图82-1：图号取自于设计编号，注意格式 （2）电路组成描述（5分。其中：元器件名称1分，互连关系1分，作用1分。得分：）： （3）电路原理描述（10分。其中：电路功能1分，层次关系1分，关键环节1分，术语规范2分。得分：）： 74ls164为8位串行入并行出移位寄存器,当清除端（CLEAR）为低电平时，输出端（QA－QH）均为低电平。串行数据输入端（A，B）可控制数据。当 A、B任意一个为低电平，则禁止新数据输入，在时钟端（CLOCK）脉冲上升沿作用下Q0 为低电平。当A、B 有一个为高电平，则另一个就允许输入数据，并在CLOCK 上升沿作用下决定Q0 的状态。 （4）真值表（5分。得分：）：