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实验1数字逻辑电路设计

实验1数字逻辑电路设计
实验1数字逻辑电路设计

实验一组合逻辑电路设计

一、实验目的

1.掌握组合逻辑电路的功能测试

2.验证半加器与全加器的逻辑功能

3.学会二进制数的运算规律

二、实验器材

二输入四与非门74LS00

四输入二与非门74LS20

二输入四异或门74LS86

三、实验内容

内容A 一位全加/全减器的实现

电路做加法还是做减法由M控制。当M=0时做加法运算,M=1时做减法运算,当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位,S为和数,C0向上位的进位。当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位,S为差数,C0向上位的借位。

内容C 舍入与检测电路的设计

用所给定的集成电路组件设计一个多输出逻辑电路,输入为8421码.F1为四舍五入输入信号,F2为奇偶检测输出信号。当输入的信号大于或等于(5)10时,电路输出F1=1,其他情况为0;当输入代码中含1的个数为奇数是,输出F2=1,其他情况为0.框图如图所示:

四、实验步骤

内容A 一位全加/全减器的实现、

由要求得如下得:

真值表

化简得:

S A B C =⊕⊕

()()o C BC B S A C S A =?⊕?⊕

由S 与C o 表达式画出电路图:

根据电路图,连接电路。接线后拨动开关,结果如图:

内容C 舍入与检测电路的设计

由题意得:

化简得:

F A BC BD

=??

1

F A B C D

=⊕⊕⊕

2

由F1和F2表达式画出电路图

按照所示的电路图连接电路,将电路的输出端接实验台的开关,通过拨动开关输入8421代码,电路输出接实验台显示灯。每输出一个代码后观察显示灯,并记录结果如下表:

输入输出观察结果表

五、实验体会

实验二 同步时序逻辑电路设计

一、 实验目的

掌握同步时序逻辑电路的设计方法,验证所设计的同步时序逻辑电路,加深对“同步”“时序”两个名词的理解。

二、 实验器材

74LS74 双D 触发器组件两片 74LS73JK2 负沿双触发器组件2片 74LS00 二输入四与非门组件 2片 74LS02 二输入四或非门组件 1片 74LS10 三输入三与非门组件1片 74LS86 二输入四异或门组件 1片 74LS04

六门反相器组件2片

三、 实验内容

内容A :利用所给组件,设计一个同步模四可逆计数器

其中,X 为控制变量,X=0时进行加1计数,X=1进行减1计数,y2、y1为计数状态,Z 为进位或借位输出信号。 框图如下图所示:

内容B: 利用所给组件按mealy 型或moore 型同步时序逻辑电路设计的方法设计一个1001序列检测器,其框图如图所示:

该电路的逻辑功能是:在输入端X 串行输入随机二进制代码,每当输入的代码中出现1001序列时,在输出端Z 产生一个高电平,即Z=1,其他情况Z=0。典型输入输出序列如下: X :0100101011001001 Z :0000100000001001

四、 实验步骤

内容A :设计同步模4可逆计数器。 根据题意可画出状态图:

由此可确定状态表:

采用J-K 触发器,有状态表和触发器激励表做激励函数和状态图

做出卡诺图 21J X Y =⊕

21K X Y =⊕

1212Z XYY XY Y =+

实验结果:经检测成功实现可逆计数器的功能。 测试序列:

X: 0 0 0 0 1 1 1 1 Z: 0 0 0 1 1 0 0 0

内容B :利用所给组件按照Mealy 型和Moore 型同步时序逻辑电路的设计方法设计一个“1001”序列检测器,其框图下所示:

Z

电路实现:

该电路的逻辑功能是,在输入端X 上串行输入随即二进制代码,输入信号为电平信号。每当输入的代码中出现“1001”序列时,在输出端Z 产生一个高电平,即Z=1,其他情况下Z=0。

典型输出、输入序列如下:

X:0100101011001001

Z:0000100000001001

实验步骤:

状态图

状态表:状态编码

次态真值表

卡诺图

21D X Y =? 121D X Y Y =? 21Z XY Y =

平面图

4.测试:

将电路的输入端X 接至实验台数据开关,拨动开关输入二进制代码,电路的输入端接实

验台显示灯.

将电路的时钟脉冲接至实验台单脉冲,每拨动一次开关按一下单脉冲键,以便将给定输入序列送入检测器,同时记下显示灯Li的状态,以检查是否满足要求。

输入输出结果为:

X:0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1

Z:0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1

【参考借鉴】数字逻辑电路习题集.doc

第一章数字逻辑电路基础 一、填空题 1、模拟信号的特点是在 和 上都是 变化的。(幅度、时间、连续) 2、数字信号的特点是在 和 上都是 变化的。(幅度、时间、不连续) 3、数字电路主要研究 与 信号之间的对应 关系。(输出、输入、逻辑) 4、用二进制数表示文字、符号等信息的过程称为_____________。(编码) 5、()11011(2= 10),()1110110(2= 8),()21(10= 2)。(27、16 6、10101) 6、()101010(2= 10),()74(8= 2),()7(16=D 2)。(42、111100、11010111) 7、最基本的三种逻辑运算是 、 、 。(与、或、非) 8、逻辑等式三个规则分别是 、 、 。(代入、对偶、反演) 9、逻辑函数化简的方法主要有 化简法和 化简法。(公式、卡诺图) 10、逻辑函数常用的表示方法有 、 和 。(真值表、表达式、卡诺图、逻辑图、波形图五种方法任选三种即可) 11、任何一个逻辑函数的 是唯一的,但是它的 可有不同的形式,逻辑函数的各种表示方法在本质上是 的,可以互换。(真值表、表达式、一致或相同) 12、写出下面逻辑图所表示的逻辑函数R= 。(C B A Y )(+=) 13、写出下面逻辑图所表示的逻辑函数R= 。())((C A B A Y ++=) 14、半导体二极管具有 性,可作为开关元件。(单向导电) 15、半导体二极管 时,相当于短路; 时,相当于开路。(导通、截止) 16、半导体三极管作为开关元件时工作在 状态和 状态。(饱和、截止) 二、判断题 1、十进制数74转换为8421BCD 码应当是BCD 8421)01110100(。(√)

数字逻辑个性课实验报告

学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期

译码器的设计与实现 【实验要求】: (1)理解译码器的工作原理,设计并实现n-2n译码器,要求能够正确地根据输入信号译码成输出信号。(2)要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 (1)掌握译码器的工作原理; (2)掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板,69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制,利用led灯输出32种显示 二·真值表

三·电路图和表达式

四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;

数字逻辑实验三 实验四

实验报告课程名称电子技术综合设计与实践 题目名称实验三、实验四 学生学院自动化学院 专业班级物联网工程 学号 学生姓名 指导教师 2016年 6 月 26 日 一、实验目的 1、(实验三)用两片加法器芯片74283配合适当的门电路完成两个BCD8421码的加法运算。 2、(实验四)设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数(设初值为1),并用一个数码管显示计数值(时钟脉冲频率为约1Hz)。 二、功能描述及分析 实验三: (1)分别用两个四位二进制数表示两个十进制数,如:用A3 A2 A1A0表示被加数,用B3B2B1B0表示加数,用S3 S2 S1 S0表示“和”,用C0表示进位。 (2)由于BCD8421码仅代表十进制的0—9,所以加法修正规则:当S>9时,修正值为D3D2D1D0=0110; 当S<9时,修正值为D3D2D1D0=0000。

(3)由真值表,我们可以得出D3=D0=0,D2=D1=FC4 + S4(S3+S2) 实验四: (1)分别用四位二进制数来表示十进制数,触发器状态用DCBA表示,10个技术状态中的初值状态为0001。 (2)列出状态表,如下 (3)得出次态方程: D n+1=BC, C n+1=B⊕C, B n+1=A D, A n+1=A⊕D (4)选用D触发器来实现,求触发器激励函数 D4=BC, D3=B⊕C, D2=A D, D1=A⊕D (5)画出逻辑电路图如下: (6)四个触发器输出端一次输入到7447数码管译码器输入端。 三、实验器材 实验三: (1)两片加法器芯片74283,两个或门,一个与门,8个按键,5个LED 显示灯。 (2)DE2开发板和QuartusⅡ7.2软件

基于Libero的数字逻辑设计仿真和验证实验报告(实验1)

实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用;仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计,并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86(任选一个 ....)的综合结果,以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ..模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;

assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);

华中科技大学计算机学院数字逻辑实验报告2(共四次)

数字逻辑实验报告(2) 姓名: 学号: 班级: 指导教师: 计算机科学与技术学院 20 年月日

数字逻辑实验报告(2)无符号数的乘法器设计

一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法,通过工具软件logisim进行无符号数的乘法器的设计和验证,记录实验结果,验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程,使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 (1)四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算,其结构框图如图3-1所示。设被乘数为b(3:0),乘数为a(3:0),乘积需要8位二进制数表示,乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成,其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8,确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作,在这里可以不用逻辑器件来实现,而仅通过数据连线的改变(两个分线器错位相连接)就可实现。

a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 (2)32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算,其结构框图如图3-3所示。设被乘数为b(31:0),乘数为a(3:0),乘积也用32位二进制数表示,乘积为p(31:0)。这里,要求乘积p能用32位二进制数表示,且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进,将数据通路上的数据位宽都改为32位,即可实现Mul32 4。 (3)32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算,其结构框图如图3-4所示。设被乘数为b(31:0),乘数为a(31:0),乘积也用32位二进制数表示,乘积为p(31:0)。这里,要求乘积p能用32位二进制数表示,且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件,实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师: 完成时间:

实验一:组合逻辑电路的设计 一、实验目的: 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能 3.学会二进制的运算规律。 二、实验所用组件: 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片,三输入三与非门74L10,电线若干。 三、实验内容: 内容A:全加全减器。 实验要求: 一位全加/全减法器,如图所示: 电路做加法还是做减法运算是由M决定的,当M=0做加法,M=1做减法。当作为全加法起时输入A.B和Cin分别为加数,被加数和低位来的进位,S和数,Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数,减数和低位来的借位,S为差,Co为向上的借位。 实验步骤: 1.根据功能写出输入/输出观察表:

2. 3.做出卡诺图,确定输出和激励的函数表达式:

4.根据逻辑表达式作出电路的平面图: 5.检查导线以及芯片是否完好无损坏,根据平面图和逻辑表达式连接电路。 实验结果: 电路连接好后,经检测成功实现了一位全加/全减法器的功能。 内容B:舍入与检测电路的设计: 试验要求: 用所给定的集合电路组件设计一个多输出逻辑电路,该电路的输入为8421码,F1为“四

舍五入”输出信号,F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于(5)10时,电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时,电路的输出F2=1,其他情况F2=0。该电路的框图如下所示: (1)按照所设计的电路图接线,注意将电路的输入端接试验台的开关,通过拨动开关输入8421代码,电路输入按至试验台显示灯。 (2)每输入一个代码后观察显示灯,并将结果记录在输入/输出观察表中。 实验步骤 1.按照所给定的实验要求填写出F1,F2理论上的真值表。 2.根据真值表给出F1和F2的卡诺图。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1)分析输入、输出,列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2)创建新的工程,加载需要使用的IP 核。 3)创建BD 设计文件,添加你所需要的IP 核,进行端口设置和连线操作。 4)完成原理图设计后,生成顶层文件(Generate Output Products)和HDL 代码文件(Create HDL Wrapper)。 5)配置管脚约束(I/O PLANNING),为输入指定相应的拨码开关,为输出指定相应的led 灯显示。

6)综合、实现、生成bitstream。 7)仿真验证,依据真值表,在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确,要抓住重点,可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上,验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用,以使实验者获得深刻和系统的理解,在实践上,掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验,是创新型实验还是综合型实验。 实验环境实验用的软硬件环境(配置)。 实验内容(含电路原理图/Verilog程序、管脚分配、仿真结果等;扩展内容也列入本栏)这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图,再配以相应的文字说明,这样既可以节省许多文字说明,又能使实验报告简明扼要,清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合,如出现异常,如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题,个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

(整理)《数字逻辑电路》试题2.

一、选择题(每小题1.5分) 第一章: 1. 带符号位二进制数10011010的反码是( )。 A. 11100101 B. 10011010 C. 10011011 D. 11100110 2. 十进制数5对应的余3码是( )。 A. 0101 B. 1000 C. 1010 D. 1100 3. 二进制代码1011对应的格雷码是( )。 A. 1011 B. 1010 C. 1110 D. 0001 第二章: 1. 下列公式中哪一个是错误的? ( ) A. A A 0=+ B. A A A =+ C. B A )B A ('+'='+ D. )C A )(B A (BC A ++=+ 2. 下列各式中哪个是三变量A 、B 、C 的最小项? ( ) A. B A '' B. C B A +'+' C.ABC D. C B '+' 3. 下列函数中不等于A 的是( )。 A. A +1 B. A +A C. A +AB D. A (A +B ) 4. 在逻辑代数的加法运算中,1+1=( )。 A. 2 B. 1 C. 10 D. 0 5. A ⊕1=( )。 A. A B. 1 C. A ' D. 0 6. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是( )。 A. 3 B. 8 C. 14 D. 16 7. 下列函数中等于AB 的是( )。 A. (A +1)B B. (A +B )B C. A +AB D. A (AB ) 8. 为了将600份文件顺序编码,如果采用二进制代码,最少需要用( )位。 A. 3 B. 10 C. 1024 D. 600 9. 为了将600个运动员顺序编码,如果采用八进制代码,最少需要用( )位。 A. 3 B. 4 C. 10 D. 75 第三章:

数字逻辑实验报告

. 武汉理工大学

2017 年月日 实验一:一位全加器 实验目的: 1. 掌握组合逻辑电路的设计方法; 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言; 3. 掌握1 位全加器电路的设计与实现。 试验工具: 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理: Ci+A+B={Co,S} 全加器真表

全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤: (一)新建工程: 1、打开 Vivado 2014.2 开发工具,可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件; 2、单击上述界面中 Create New Project 图标,弹出新建工程向导。 3、输入工程名称、选择工程存储路径,并勾选Create project subdirectory选项,为工程在指 定存储路径下建立独立的文件夹。设置完成后,点击Next。注意:工程名称和存储路径中不能出现中文和空格,建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项,并勾选Do not specify sources at this time,为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台,选择对应的FPGA目标器件。(在本手册中,以Xilinx大学计 划开发板Digilent Basys3 为例,FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件,即Family 和Subfamily 均为Artix-7,封装形式(Package)为CPG236,速度等级(Speed grade)为-1,温度等级(Temp Grade)为C)。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致,一致请点击Finish,不一致,请返 回上一步修改。 7、得到如下的空白Vivado 工程界面,完成空白工程新建。

数字逻辑实验指导书(1)

实验一 实验箱及小规模集成电路的使用 一 实验目的 1 掌握实验箱的功能及使用方法 2 学会测试芯片的逻辑功能 二 实验仪器及芯片 1 实验箱 2 芯片:74LS00 二输入端四与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六非门 1片 三 实验内容 1 测试芯片74LS00和74LS86的逻辑功能并完成下列表格。 (1) 74LS00的14脚接+5V 电源,7脚接地;1、2、4、5、9、10、12、13脚接逻辑开关,3、6、8、11接发光二极管。(可以将1、4、9、12接到一个逻辑开关上,2、5、10、13接到一个逻辑开关上。)改变输入的状态,观察发光二极管。74LS86的接法74LS00基本一样。 表 74LS00的功能测试 表 74LS86的功能测试 (2)分析74LS00和74LS86的四个门是否都是完好的。 2 用74LS00和74LS04组成异或门,要求画出逻辑图,列出异或关系的真值表。 (3)利用74LS00和74LS04设计一个异或门。画出设计电路图。

实验二译码器和数据选择器 一实验目的 1继续熟悉实验箱的功能及使用方法 2掌握译码器和数据选择器的逻辑功能 二实验仪器及芯片 1 实验箱 2 芯片:74LS138 3线-8线译码器 1片 74LS151 八选一数据选择器 1片 74LS20 四输入与非门 1片 三实验内容 1 译码器功能测试(74LS138) 芯片管脚图如图所示,按照表连接电路,并完成表格。其中16脚接+5V,8脚接地,1~6脚都接逻辑开关,7、9、10、11、12、13、14、15接发光二极管。 表 2 数据选择器的测试(74LS151) 按照表连接电路,并完成表格。其中16脚接+5V,8脚接地;9、10、11,为地址输入端,接逻辑开关;4、3、2、1、12、13、14、15为8个数据输入端,接逻辑开关;G为选通输入端,Y为输出端,接发光二极管。

数字逻辑实验教案

滁州学院计算机与信息工程学院 实验课程教案 课程名称:数字电路分析与设计 授课教师:姚光顺 授课对象:11网工、计科 授课时间:20XX年2月-2012月7月 滁州学院计算机与信息工程系 20XX年2月 《数字逻辑》实验教学大纲

课程编号: 课程名称:数字逻辑 英文名称:Digital Logic 课程类型:专业基础课 课程属性:独立设课 总学时:16总学分:0.5 开设学期:2 适用专业:计算机科学与技术网络工程 先修课程:大学物理电路原理 一、实验课程简介 数字逻辑实验,是数字逻辑课程教学内容的延伸和加强。在电子产品广泛应用的前提下,对于每一个大学生,具备一定电工电子基本知识和应用能力是必不可少的。因此,数字逻辑实验教学是按在相关理论教学的基础上,根据教学实际情况所开设的重点技术基础实验课程。通过实验,可以加深学生对课程内容中重点、难点的理解,培养其动手能力。 二、实验教学目标与基本要求 本课程的作用与任务是:使学生进一步掌握数字逻辑电路的分析与设计的基本方法,了解数字逻辑物理器件的主要技术参数,以及物理设计中的制作、调试、故障诊断的基本技能。要求学生在实验原理指导下,熟悉和掌握常用中、大规模集成电路的功能和在实际中应用的方法,具备基本电路的设计能力。培养学生检查与排除电路故障、分析和处理实验结果、分析误差和撰写实验报告的能力,旨在培养学生综合运用知识能力、严谨细致的工作作风和一丝不苟的科学态度。 三、本实验课程的基本理论与实验技术知识 本实验课基于门电路、组合逻辑电路、触发器、时序逻辑电路、A/D和D/A转换的基本理论而设定。 四、实验方法、特点与基本要求 实验分为实验预习、实验操作、实验总结三个步骤: 1、实验预习 1) 明确实验目的,理解实验原理; 2) 了解实验环境; 3) 了解实验方法,拟定实验的操作步骤; 2、实验操作 1) 建立实验环境,进行实验操作,培养实践动手能力 2) 实验过程中认真观察实验现象,详细记录实验结果 3) 实验结束前,整理好实验设备,经指导教师验收方可退出实验室 3、实验总结 通过对实验记录的整理,以加深对所学理论知识的理解,不断总结、积累经验,从而提高动手能力。

数字逻辑实验报告(数字时钟设计)

数字逻辑实验报告

实验三、综合实验电路 一、实验目的: 通过一个综合性实验项目的设计与实现,进一步加深理论教学与实验软硬件平台的实践训练,为设计性实验做好充分准备。 二、实验原理: 根据要求的简单设计性的电路设计实验,应用基本器件与MSI按照电路设计步骤搭建出初级电路;设计型、综合型的较复杂实验电路 三、实验设备与器件: 主机与实验箱 四、实验内容: (1)实验任务:根据所学习的器件,按照电路开发步骤搭建一个时钟, 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 (2)实验任务分析:完成该数字时钟,采用同步时序电路,对于计时 的的功能,由于时间的秒分时的进位分别是60、60、24,所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器,那么需要有7个秒输出,7个分输出,6个小时的输出;对于校对时间的功能,由74LS163的特性可知,当该器件处于工作状态时,每来一个CLK脉冲,计数值加1,所以可以手动控制给CLK脉冲,来进行时间的校对;对于整点报时功能,可以采用一个比较电路,当时间的分秒数值全部为零时,那么此时可以接通报时装置,可以在电路中设置报时的的时间;对于秒表功能,有两种方案,可以单独重新设计一个秒表装置,采用模100计数器以及两个模60计数器,可以进行优化,使用原先的两个模60计数器,这样可以简化电路,是电路简洁。 (3)实验设计流程:

(4)输入输出表: (5)各个功能模块的实现: A、计时功能模块的实现(电路图及说明)秒表部分及说明

说明:该部分是实现功能正常计时中的秒部分的计时工作。如图所示,图中采用两个74LS163来做一个模60计时器,计数的起止范围是0~59,(第一个74LS163采用模10计数,起止为0~9,第二个74LS163的计数起止范围是0~5),两个器件采用级联方式,用预置位方法实现跳转;该部分有7个秒输出,接到BCD译码显示器。 注解:第一个163器件: LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件: LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明:

数字逻辑实验报告

计算机专业类课程 实 验 报 告 课程名称:数字逻辑 学院:计算机科学与工程学院专业:计算机科学与技术 学生姓名: 学号: 指导教师: 评分: 日期:2014年6月2日 电子科技大学计算机学院实验中心

电 子 科 技 大 学 实 验 报 告 实验一:基本门电路的功能和特性实验 实验时间: 2014.4.20 一、实验目的 I.了解集成电路的外引线排列及其使用方法 II. 掌握常用集成门电路的逻辑功能与特性 III.学习组合逻辑电路的设计及测试方法 IV.了解集成电路外引线的方式方法。 V.了解测试电路的基本方法 VI. 掌握常用集成门电路的逻辑功能与特性 实验内容 部分TTL 门电路逻辑功能验证包括: ● 二输入四与非门7400 ● 二输入四或门7432 ● 二输入四异或门7486 ● 6反相器7404 二、实验原理 1)逻辑代数系统满足的5条公理 ● 交换律:A B B A +=+ A B B A ?=? ● 结合律:)()(C B A C B A ++=++ )()(C B A C B A ??=?? ● 分配律:C A B A C B A ?+?=+?)( )()(C A B A C B A +?+=?+ ● 0-1律:A A =+0 11=+A A A =?1 00=?A ● 互补律:1=+A A 0=?A A 此外,还满足摩根定律:B A B A +=? B A B A ?=+ 2)实验涉及门电路的引脚图如图1.1所示

电子科技大学计算机学院实验中心 图1.1 3) 组合逻辑电路的分析思路: 4) 组合逻辑电路设计思路: 如果掌握了以上两种分析方法后,再对我们的需求进行分析,即可对一般电路进行分析、设计,从而可以正确的使用被分析的电路一级设计出能满足逻辑功能和技术指标要求的电路了! 写函数关系式 对函数式进行化简或变换; 根据最简式列真值表 判断逻辑功能 根据给定事件的因果关系列出真值表 由真值表写函数式 对函数式进行化简或变换 画出逻辑图,并测试逻辑功能

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师(签名 ) 日期 注意: ● 务请保存好各自的源代码,已备后用。 ● 完成本实验后,将实验项目文件和实验报告,压缩为rar 文件,上传ftp 。如没有个人 文件夹,请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为:学号_日期_实验XX ,如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=,自己写出设计过程,画出接线图,并验证其逻辑功能。 计算得到m0=m7=0,m2=m4=m5=m6=1,m1=m3=D (1) 设计原理图 (2) 仿真,模拟验证,若组合成总线显示时,需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出(拨位开关),输出端Z 接逻辑电 平显示(发光二极管)。逐项测试电路的逻辑功能,记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=,自己写出设计过程,画出接线图,并验证其逻辑功能。芯片插法,电源、地线接法与实验内容1相同,这里只需要自己实现逻辑函数,然后连线实现其功能。 (1) 设计原理图 (2) 仿真,模拟验证,若组合成总线显示时,需要注意高低位

数字逻辑电路课程设计题目及要求

数字逻辑电路课程设计题目及要求 项目一:高精密数控电源的设计和制作: 要求:电源输出电压为:0—9.9V,步进为0.1V,有两位数码管显示,每位有两个按键能加能减的作用。功率大小不做具体的要求,电路设计不能有专业的A/D芯片。项目二:自行车的里程表设计和制作: 要求:设计一个自行车里程表电路,有两位数码管显示,显示数字的单位为百米,自行车轮胎直径为0.99M。 项目三:自行车的速度测定仪表的设计和制作: 要求:设计一个自行车测速电路,有两位数码管显示,显示数字的单位为M/S,采样时间不能超过5S,自行车轮胎直径为0.99M。 项目四:多功能抢答器的设计和制作: 要求:多功能抢答器为八路的,具有数码和指示灯双重指示,电路的附加的电路一个有计时、报警等电路,所用芯片必须为我们所学的。 项目五:数字频率计的设计和制作: 要求:数字频率计的显示为两位数码管,单位为KHZ,具有溢出报警功能,附带震荡电路,频率可调几K到几百KHZ。 项目六:交通灯的设计和制作: 要求:具有真正模拟十字路口的交通灯的能力,红灯5秒,绿灯4秒,黄灯1秒等的时间也可以自己设定。 项目七:数字电子钟逻辑电路的设计和制作: 要求:数字电子钟逻辑电路要具有电子手表的功能,例如时间的设定,整点报时,可以设定闹钟等功能,只需四位数码。 项目八:定时控制器电路的设计和制作: 要求:定时控制器电路能够定时控制家用电器的开关,例如能按时开启、关断电饭煲煮饭等,电器用灯泡代替,时间可以缩短60倍。 项目九:LED广告牌电路设计和制作: 要求:LED广告牌电路能够模拟市面上的LED广告灯箱,能有四个字显示能力(共青学院),可以的话周围有霓虹灯闪烁。 项目十:易拉罐技术电路的设计与制作: 要求:易拉罐在传送带上过时,记录数值,以20灌为一个单位,满二十灌重新 计数并给出提示音,此过程模拟工厂易拉罐装箱过程. 项目十一:数显风扇调速器电路 要求:具有中低高三档,0为停止,1为低档。2为中档,3为高档。调节开关设 置成触摸,遥控等。可以的话加入温度自动控制电路。 项目十二:出租车计价器电路

数字逻辑实验报告

数字逻辑实验报告:加法器

安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26

注:实验报告应包含(实验目的,实验原理,主要仪器设备和材料,实验过程 和步骤,实验原始数据记录和处理,实验结果和分析,成绩评定)等七项内容。具体内容可根据专业特点和实验性质略作调整,页面不够可附页。 实验目的:学会使用实验箱搭建基本组合逻辑电路。 实验原理:全加器是中规模组合逻辑器件,它实现二进制数码的加法运算,是计算机中最基本的运算单元电路。一位加法器有三个输入端Ai 、B i 、C i -1,即被加数,有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算;另外,全加器还可以实现组合逻辑函数。 主要仪器设备和材料:数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86,导线 实验过程和步骤: ①关闭实验箱的电源开关,将三个芯片正确地安装在实验箱装置上; ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来,,再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ai B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

数字逻辑实验

___计算机__学院___专业__1_班________组、学号姓名_______协作者______________ 教师评定_________________ 实验题目____________基于实验箱的数字逻辑实验_____________ 1.基本门电路 2.组合逻辑电路 3.时序逻辑电路

实验报告 基本门电路 一、实验目的 1、了解基本门电路的主要用途以及验证它们的逻辑功能。 2、学习“与或非门”有关参数的测试。 3、熟悉数字电路实验箱的使用方法。 二、实验仪器及器件 1、GDUT-J-1数字电路实验箱。 2、拨码开关SI1~SI8,LED灯LD_I1~LD_I16、LD_O1~LD_O16。 3、逻辑笔,示波器,数字万用表。 4、器件:74HC00、74HC02、74HC04、74HC08、74HC32、74HC86。 三、实验原理 数字电路研究的对象是电路的输入与输出之间的逻辑关系,这些逻辑关系是由逻辑门电路的组合来实现的。门电路是数字电路的基本逻辑单元。要实现基本逻辑运算和复合逻辑运算可用这些单元电路(门电路)进行搭建。门电路以输入量作为条件,输出量作为结果,输入与输出量之间满足某种逻辑关系(即“与、或、非、异或”等关系)。 电路输入与输出量均为二值逻辑的1和0两种逻辑状态。实验中用高低电平分别表示为正逻辑的1和0两种状态。 输出端的1和0两种逻辑状态可用两种方法判定:①将电路的输出端接实验仪的某一位LED,当某一位的LED灯亮时,该位输出高电平,表示逻辑“1”;LED灯不亮时,输出低电平,表示逻辑“0”。②用逻辑笔可以测量输出端的逻辑值。 四、实验结果和数据处理(见附表) 表2-1 74HC00(四2输入与非门)输入输出状态 输入端输出端Y A B LED(亮/灭)逻辑状态 0 0 亮 1 0 1 亮 1 1 0 亮 1 1

EDA数字逻辑实验报告

实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012(2)班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日

一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境,掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计,每一步骤均需要截图显示。 4. 完成3次仿真(综合前,综合后,布局布线后),并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板,在数字逻辑及系统实验箱上完成连 线,验证代码的正确性。 6. 纸制版的封面单面打印,其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目:用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ,写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9,引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图,按实验指导书中P6图1-7中所列FPGA 引脚,手工分 配引脚,最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线,实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=

数字逻辑电路期末考试试卷及答案

期末考试试题(答案) 一、选择题(每小题2分,共20分) 1.八进制(273)8中,它的第三位数2 的位权为___B___。 A.(128)10B.(64)10C.(256)10 D.(8)10 2. 已知逻辑表达式C B C A AB F+ + =,与它功能相等的函数表达式 _____B____。 A.AB F=B.C AB F+ = C.C A AB F+ =D.C B AB F+ = 3. 数字系统中,采用____C____可以将减法运算转化为加法运算。 A.原码B.ASCII码C.补码D.BCD码4.对于如图所示波形,其反映的逻辑关系是___B_____。 A.与关系B.异或关系C.同或关系D.无法判断 5.连续异或1985个1的结果是____B_____。 A.0B.1 C.不确定D.逻辑概念错误 6. 与逻辑函数D C B A F+ + + =功能相等的表达式为___C_____。 A.D C B A F+ + + =B.D C B A F+ + + = C.D C B A F=D.D C B A F+ + = 7.下列所给三态门中,能实现C=0时,F=AB;C=1时,F为高阻态的逻辑功能的是____A______。 B A F & ? F B A &

8. 如图所示电路,若输入CP脉冲的频率为100KHZ,则输出Q的频率为_____D_____。 A. 500KHz B.200KHz C. 100KHz D.50KHz 9.下列器件中,属于时序部件的是_____A_____。 A.计数器B.译码器C.加法器D.多路选择器 10.下图是共阴极七段LED数码管显示译码器框图,若要显示字符“5”,则译码器输出a~g应为____C______。 A. 0100100 B.1100011 C. 1011011 D.0011011 二、填空题(每小题2分,共20分) 11.TTL电路的电源是__5__V,高电平1对应的电压范围是__2.4-5____V。 12.N 个输入端的二进制译码器,共有___N2____个输出端。对于每一组输入代码,有____1____个输出端是有效电平。 13.给36个字符编码,至少需要____6______位二进制数。 14.存储12位二进制信息需要___12____个触发器。

数字逻辑实验报告

理工大学 2017 年月日 实验一:一位全加器 实验目的: 1. 掌握组合逻辑电路的设计方法; 2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言; 3. 掌握 1 位全加器电路的设计与实现。

试验工具: 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和 Verilog 编程语言。 实验原理: Ci+A+B={Co,S} 全加器真表 全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图

实验步骤: (一)新建工程: 1、打开 Vivado 2014.2 开发工具,可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件; 2、单击上述界面中 Create New Project 图标,弹出新建工程向导。 3、输入工程名称、选择工程存储路径,并勾选Create project subdirectory选项,为工程在指 定存储路径下建立独立的文件夹。设置完成后,点击Next。注意:工程名称和存储路径中不能出现中文和空格,建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项,并勾选Do not specify sources at this time,为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台,选择对应的FPGA目标器件。(在本手册中,以Xilinx大学计 划开发板Digilent Basys3 为例,FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件,即Family 和 Subfamily 均为 Artix-7,封装形式(Package)为 CPG236,速度等级(Speed grade)为-1,温度等级(Temp Grade)为 C)。点击 Next。 6、确认相关信息与设计所用的的 FPGA 器件信息是否一致,一致请点击 Finish,不一致,请返 回上一步修改。 7、得到如下的空白 Vivado 工程界面,完成空白工程新建。 (二)设计文件输入: 8、点击 Flow Navigator 下的 Project Manager->Add Sources 或中间 Sources 中的对话框打 开设计文件导入添加对话框。 9、选择第二项 Add or Create Design Sources,用来添加或新建 Verilog 源文件。 10、如果有现有的 V 文件,可以通过 Add Files 一项添加。在这里,我们要新建文件,所以 选择 Create File 一项。 11、在 Create Source File 中输入 File Name,这里为 full_adder,点击 OK。注:名称中 不可出现中文和空格。 12、新建的设计文件(此处为 full_adder.v)即存在于 Sources 中的 Design Sources 中。 打开该文件,输入相应的设计代码。 根据已知的电路图得到以下 verilog 代码:

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