《EDA技术及应用》第1单元课程单元教学设计（2015～ 2016学年第1学期）
单元名称：图形法设计半加器
所属系部：机电工程系
制定人：毋丽丽
合作人：
制定时间： 2015年9月20 日
《EDA技术及应用》课程单元教学设计
单元教学进度
《EDA技术及应用》第2单元课程单元教学设计
（2015～ 2016学年第1学期）
单元名称：混合输入的层次化方法设计全加器
所属系部：机电工程系
制定人：毋丽丽
合作人：
制定时间： 2015年9月20 日
《EDA技术及应用》课程单元教学设计
单元教学进度
《EDA技术及应用》第3单元课程单元教学设计（2015～ 2016学年第1学期）
单元名称：半加器、全加器的功能仿真
所属系部：机电工程系
制定人：毋丽丽
合作人：
制定时间： 2015年9月20 日
《EDA技术及应用》课程单元教学设计
单元教学进度
《EDA技术及应用》第4单元课程单元教学设计（2015～ 2016学年第1学期）
单元名称：半加器、全加器的硬件验证
所属系部：机电工程系
制定人：毋丽丽
合作人：
制定时间： 2015年9月20 日
《EDA技术及应用》课程单元教学设计
单元教学进度
《EDA技术及应用》第5单元课程单元教学设计（2015～ 2016学年第1学期）
单元名称：二选一选择器的输入设计
所属系部：机电工程系
制定人：毋丽丽
合作人：
制定时间： 2015年9月20 日
《EDA技术及应用》课程单元教学设计
单元教学进度
实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件
点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。
课程设计任务书设计题目1：数码管显示数字钟设计
院（系）分管领导：教研室主任：指导教师： 2017年6月23日
目录 第1章引言 0 第2章电路原理 0 第3章程序设计 (1) 顶层模块设计 (2) 时钟分频模块设计 (2) 按键驱动模块设计 (2) 时钟计数模块设计 (3) 整点报时模块 (4) LED灯花样显示模块 (5) 数码管显示模块设计 (5) 第4章调试、测试分析及结果 (7)
调试 (7) 测试分析 (7) 结果 (9) 第5章小结 (10) 参考文献 (11) 附录电路图及程序 (11)
第1章引言 EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL 或者Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 此次课程设计我们运用QuartusⅡ这个软件，使用Verilog HDL语言进行编程。 数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。 本次课程设计要求利用EDA技术，设计一个数码管显示数字钟的样品，数字钟要求具备以下功能： 1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。 第2章电路原理 数码管显示数字钟设计,运用到8位数码管，要求其中6位数码管动态显示，分别显示时、分、秒的计数，同时对时间进行设置，数字钟的总体功能按照要求可以分为基本的数字时钟显示（具有时、分、秒，计数显示功能，以24小时循环计时）、手动校准（具有清零，调节小时、分钟功能）、整点报时、LED灯花样显示
FPGA实验指导及记录 实验三基于FPGA的数码管动态扫描电路设计 1.实验目的： （1）掌握FPGA工作的基本原理、FPGA硬件平台的使用； （2）熟悉7段数码管显示译码电路的设计。 （3）掌握数码管动态扫描显示原理及动态扫描电路的设计。 2.实验任务：利用FPGA硬件平台上的6位数码管动态显示计数器输出数据。 3.电路设计 （1）顶层电路 由分频模块fre_div，计数器模块counter100，译码显示模块diaplay构成。分频模块fre_div将可将实验平台晶体振荡器提供的50MHz时钟信号分频，输出500Hz，1KHz及1Hz三种信号备用，conter100模块实现模100计数功能，display模块为数码管动态显示模块，实现计数数字在6位数码管上的动态显示。 （2）分频器模块fre_div 该模块已经设计完成，存放在F盘502文件夹里，使用时请自行拷贝至当前工程文件夹，并按设计需要选择合适的输出。 （3）计数器模块counter100 该计数器模块实现模100计数。此处同学们应掌握数据总线的画法。
（4）译码显示模块display 该模块由counter6模块，dig_select模块，seg_select模块以及decoder模块构成，请同学们自行完成该模块总体设计，当display模块的输入信号scanclk频率为1KHz时，数码管扫描周期为36ms，每次扫描每位数码管显示时长6ms。各子模块设计思路如下。 a)counter6模块 该模块需使用74390设计一个模6的计数器。请在空白处做预设计，画出电路图。 b)dig_select模块 该模块用于选择6位数码管中的某一位显示相应字形。74138为3-8译码器，功能表见附录。
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。
东北石油大学EDA技术实践课程设计 课程EDA技术实践课程设计 题目24进制计数器 院系电气信息工程学院电气系 专业班级 学生姓名 学生学号 指导教师 年7月25日
EDA技术实践课程设计任务书 课程EDA技术实践课程设计 题目24进制计数器 专业电气工程及其自动化姓名学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限 指导教师 专业负责人 年7 月18日
目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)
EDA实验指导书
目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用
E D A技术实践课程设计 --24进制计数器 -CAL-FENGHAI.-(YICAI)-Company One1
东北石油大学EDA技术实践课程设计 年 7月 25日
EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目 24进制计数器 专业电气工程及其自动化姓名学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限 指导教师 专业负责人 年 7 月18日
目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)
课程设计任务书 设计题目1：数码管显示数字钟设计 学生姓名 课程名称EDA技术课程设计专业班级 地点起止时间2017年6月19日— 6月23日 设 计 内 容 硬件设计及样品制作 设计参数1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。 设计进度1.2017年6月19日—20日查阅资料，确定设计方案 2.2017年6月21日—22日程序设计和硬件调试 3.2017年6月23日撰写课程设计报告，答辩 设计成果1. 设计说明书一份（不少于2000字）； 2. 样品一套。 参考资料1.周润景等，基于Quartus II的FPGA/CPLD数字系统设计实例，电子工业 出版社，2010 2.夏宇闻，Verilog数字系统设计教程（第二版），北京航空航天大学出版 社，2014 说明1．本表应在每次实施前由指导教师填写一式2份，审批后所在系（部）和指导教师各留1份。2．多名学生共用一题的，在设计内容、参数、要求等方面应有所区别。3．若填写内容较多可另纸附后。 院（系）分管领导：教研室主任：指导教师： 2017年 6月 23日
EDA技术课程设计报告 目录 第1章引言 (1) 第2章电路原理 (2) 第3章程序设计 (3) 3.1 顶层模块设计 (3) 3.2 时钟分频模块设计 (4) 3.3 按键驱动模块设计 (4) 3.4 时钟计数模块设计 (4) 3.5 整点报时模块 (5) 3.6 LED灯花样显示模块 (7) 3.7 数码管显示模块设计 (7) 第4章调试、测试分析及结果 (10) 4.1 调试 (10) 4.2 测试分析 (10) 4.3 结果 (12) 第5章小结 (13) 参考文献 (14) 附录电路图及程序 (15)
ED心验指导书齐鲁理工学院
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)
实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按
五课程设计题目与内容 1. 电子秒表设计 内容及要求： 完成具有多计数功能的秒表，并可将结果逐一显示在7 段数码管上，具体要求如下： (1)输入时钟10khz ，采用Altera EP1C6Q240C8 FPGA ； (2)异步、同步复位，计时精度1ms,最大计时240秒； (3)至少对 6 个目标计时，并可显示于7 段数码管，格式为xxx.yyy ，秒为单位； ( 4)计时值可逐一顺序回显； ( 5)按下一次终止键完成一个对象的计时,计时间隔小于最大计时值； ( 6)完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。 进度安排： 本设计持续10天,其中最后一天(依例周五)为答辩时间。 第1-2 天：讲解题目,准备参考资料,检查、调试实验软硬件,进入设计环境,开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案,经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计,进行代码输入,并完成代码的初步仿真； 第8-9 天：代码功能仿真正确,约束设计,综合、下载,实现设计目标,并指导老师验收设计；整理设计资料,撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限2人：共同进行电路和验证方案设计，1人仿真，另1人FPGA实现
2. aval on 总线从接口设计 内容及要求： 实现Altera 的NiosII CPU 外部总线接口电路，完成存储器的读写操作。 (1) CPU采用Altera Nios n； ( 2)接口电路采用同步操作，注意时钟的选择； ( 3)寻址空间0x8000~0x8ffff ，数据总线宽度8 比特； ( 4)存储器的种类为寄存器即可，具有读写功能； ( 5) avalon 总线接口为slave ； (6)下载验证时要和CPU一同实现相应的功能，软件进行读写操作。 进度安排： 本课程设计持续10 天，其中最后一天( (依例周5)为答辩时间。 第1-2 天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-4 天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第5-7 天：完成模块电路设计，进行代码输入，并完成代码的仿真； 第8-9天：约束设计，与CPU集成综合、下载，用c语言实现操作，并指导老师验收设计；整理设计资料，撰写报告、准备答辩； 第10 天：验收合格后进行答辩。 选题：限 2 人：共同进行电路和验证方案设计， 1 人逻辑电路设计与仿真，另1人系统集成及软件代码设计
EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉
熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程
第一章设计内容与设计方案 1.1课程设计内容 控制8个LED进行花样性显示。 设计4种显示模式：s0，从左到右逐个点亮LED；s1，从右到左逐个点亮LED；s2，从两边到中间逐个点亮LED；s3，从中见到两边逐个点亮LED。 4种模式循环切换，复位键（rst）控制系统的运行停止。数码管显示模式编号。 可预置彩灯变换速度，4档快、稍快、中速、慢速，默认工作为中速。 1.2设计方案 在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，以及平时实验的具体操作内容，利用硬件描述语言HDL，EDA软件QuartusⅡ和硬件平台cycloneⅡFPGA进行一个简单的电子系统设计，本次课程设计采用Verilog HDL硬件描述语言编写控制程序，应用Quartus Ⅱ软件实现仿真测试。采用FPGA芯片对LED灯进行控制，使其达到流水跑马灯显示的效果，LED灯采用共阳极接法，当给它一个低电平时，LED点亮，我们利用移位寄存器使各输出口循环输出高低电平，达到控制的目的。
2.1设计原理及设计流程 本次试验我所完成的内容是跑马灯的设计，下面我简单的进行一下原理的阐述。 跑马灯课程设计的要求是控制8个LED进行花样显示，设计四种显示模块：第一种显示是从左向右逐个点亮LED。第二种显示：从右向左逐个点亮LED。第三种显示：从两边向中间逐个点亮LED。第四种显示：从中间到两边逐个点亮LED。四种显示模式循环切换，并带有一位复位键控制系统的运行停止。为了完成要求的效果显示，由于要求比较简单，所以不用分为很多模块来具体控制，所以我先择利用移位寄存器来完成灯的点亮，我们将LED灯采用共阳极接法，当给于低电平时点亮，那么当我们需要点亮某位LED灯时，只需在该位上赋予低电平即可，比如：如果我们要实现8个数码灯从左到右依次点亮，那么我们就可以给这8个数码灯分别赋值10000000，经过一段时间的延时后再给其赋值01000000，再经过一段时间延时后再给其赋值00100000，依次类推，则最后一种赋值状态为00000001，这样就得到了相应的现象。同理，要实现数码灯从右向左依次点亮，从中间向两端依次点亮，从两端向中间依次点亮都可以采用这样赋值的方法。为了达到四种显示模式循环切换的目的，可以将以上的所有赋值语句以顺序语句的形式置于进程中，这样在完成了一种显示方式后就会自动进入下一种设定好的显示模式，如此反复循环。当需要程序复位时，只需按下rst键即可，程序不管走都那里，执行那条语句，只要确定复位键按下时，程序立刻返回到程序执行语句的第一步，程序接着进行新的循环点亮。
实验一利用原理图输入法设计4位全加器 一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号 cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如 下所示 以上为一位半加器
以上为1位全加器 以上为4位全加器 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延 时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示
以上为4位超前进位全加器 5、完成设计流程 （1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排 除错误，生成最终配置文件。 （2）对结果进行时序仿真，观察设计的正确性（注意观察时序仿真波形中引入 的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结 果。 四、思考题 1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有 什么不同？请试着用另外一个库重复以上的设计内容。 2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8)分析两种进位结构的 4位全加器的时序，给出数据对比，说明两者之间的性能差异。 以上为串行加法器仿真时序
实验二流水灯 1.实验目的 通过本实验让学生进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL 语言的编程方法；学习简单的时序电路的设计和硬件测试。 2.实验内容 本实验的内容是控制实验箱上的发光二极管LED1—LED8，使之实现流水灯显示。3.实验原理 在LED1~LED8引脚上周期性地输出流水数据，即输出的数据依次为11111111、11111110、11111100、11111000、11110000、11100000、11000000、10000000、00000000，如此循环显示，输出数据“0”，表示点亮相应的LED小灯。为了方便观察，流水的速率控制在2Hz左右。在核心板上有一个48MHz的标准时钟源，该时钟源与芯片EP2C5的23脚相连。为了产生2Hz的时钟源，在此调用了分频模块int_div。 4.实验步骤 (1)启动Quartus II，建立一个空白工程，然后命名为led_waterflow.qpf。 (2)新建ledwater.vhd源程序文件，源代码如下。然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。生产符号文件ledwater.bsf (File→ Create/_Update → Create Symbol Files for Current File)。 流水灯程序参考 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY ledwater IS PORT( clk: IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END; ARCHITECTURE one OF ledwater IS SIGNAL led_r:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN led<=led_r(7 DOWNTO 0); PROCESS(clk) BEGIN IF clk’event and clk=’1’ THEN led_r<=led_r(7 DOWNTO 0) & '0'; IF led_r="000000000" THEN --循环完毕吗？ led_r<="111111111"; --是，则重新赋初值 END IF; END IF; END PROCESS; END; (3)将实验模块库里的int_div.vhd和int_div.bsf拷贝到工程目录下。
目录 一概述............................................................................................................................................. - 1 - （一）设计背景及意义 (1) （二）设计任务与要求 (1) 二六位频率计的工作原理............................................................................................................. - 1 -三六位频率计的设计与仿真......................................................................................................... - 2 - （一）六位十进制频率计的设计与仿真 (2) （二）六位十六进制频率计的设计与仿真 (5) 四调试过程、测试结果及分析 ..................................................................................................... - 8 - （一）六位十进制频率计的测试结果与分析 (8) （二）六位十进制频率计扩展功能的测试结果与分析 (9) （三）六位十六进制频率计的测试结果与分析 (10) 五课程设计体会........................................................................................................................... - 11 -六参考文献................................................................................................................................... - 11 -
淮阴工学院EDA技术实验指导书 编者：叶小婷 电子与电气工程学院 2014年6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常用管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台； 2．Altera Blaster下载器一根； 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 四、实验内容 在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接在用户手册中都做了详细说明，这里不再赘述。 五、实验步骤 下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1．建立工程文件 1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。 2）选择软件中的，新建一个工程。如图1-2所示。 3）点击图1-2 中的Next 进入工作目录，工程名的设定对话框如图1-3 所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也
课程设计(论文)任务书 电气与电子工程学院电子信息工程专业2013- 2班 一、课程设计(论文)题目数字频率计 二、课程设计(论文)工作自 2015 年12 月28 日起至2016 年1 月 8 日止。 三、课程设计(论文) 地点: 电子测控实验室 四、课程设计(论文)内容要求： 1）课程设计任务： 1：设计一个能测量方波信号的频率的频率计。 2：测量的频率范围是0~999999 hz。 3: 测量结果用十进制数显示。 4: 量程自动切换，超限报警。 2）课程设计论文编写要求 （1）课程设计任务及要求 （2）总体电路设计 （3）模块设计---给出各个模块的详细设计思路 （4）管脚绑定---列表或截图给出管脚绑定情况 （5）仿真及FPGA开发板调试---给出运行仿真波形截图，分析运行结果。 （6）设计体会与小结---设计遇到的问题及解决办法，通过设计学到了哪些新知识，巩固了哪些知识，有哪些提高。 （7）参考文献（必须按标准格式列出，可参考教材后面的参考文献格式） （8）报告按规定排版打印，要求装订平整，否则要求返工； （9）课设报告的装订顺序如下：封面---任务书---中文摘要---目录----正文---附录(代码及相关图片) （10）严禁抄袭，如有发现，按不及格处理。 3）课程设计评分标准： （1）学习态度：10分；
（2）系统设计：20分； （3）代码调试：20分； （4）回答问题：20分； （5）论文撰写：30分。 4）课程设计进度安排 进度安排： 本设计持续10天，其中最后一天为答辩时间。 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-4天：完成设计与验证方案，经指导老师验收后进入模块电路设计； 第5-7天：完成模块电路设计，进行代码输入，并完成代码的初步仿真； 第8-9天：代码功能仿真正确，约束设计，综合、下载，实现设计目标，并指导老师验收设计；整理设计资料，撰写报告、准备答辩； 第10天：验收合格后进行答辩。 学生签名： 2015 年12 月28 日 课程设计(论文)评审意见 （1）学习态度（10分）：优（）、良（）、中（）、一般（）、差（）；（2）系统设计（20分）：优（）、良（）、中（）、一般（）、差（）；（3）代码调试（20分）：优（）、良（）、中（）、一般（）、差（）；（4）回答问题（20分）：优（）、良（）、中（）、一般（）、差（）；（5）论文撰写（30分）：优（）、良（）、中（）、一般（）、差（）； 评阅人：职称： 2016 年 1 月10 日