本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。
1 概述
当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。
本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。
2 DDR3介绍
DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。
DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。
3 仿真分析
对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU 模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。Freescale 公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。
3.1仿真前准备
在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的基础。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。
设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……
3.2电路前仿真分析
前仿真分析的内容主要是在PCB设计之前对电路设计的优化包括降低信号反射、过冲，确定匹配电阻的大小、走线阻抗等，通过对无源器件的各种配置分析选取出最适合的参数配置。
图1：时钟线的拓扑结构
(1)DDR3总线的差分时钟分析
众所周知，在差分传输中，所有信息都是由差模信号来传送的，而共模信号会辐射能量并能显著增加EMI，因此保证差分信号的质量十分重要，应使共模信号的产生降到最低。在对差分时钟分析时不仅要关注其本身的信号质量，由于其它信号都是以差分时钟的来采样数据，因此还需关注其单调性、过冲值等。
本例中差分时钟的fly—by拓扑结构与地址总线一样为串联方式，如图l对处理器P5020驱动4个DDR3内存芯片的时钟拓扑结构，在终端进行简单的电阻匹配，在PCB板上差分走线后，进行反射分析发现接收端反射波形上下过冲较大。在处理器输出端选用正确的下拉匹配电阻，虽电压幅值略有减少，但上下过冲明显减少消除了反射干扰，即减少了差分线的共模分量。对比分析结果如图2。
图2：接收端DDR3的反射波形
(2)验证驱动能力和ODT选项
DDR3内存总线数据信号的驱动能力分为FULL和HALF两种模式，内部终端电阻(ODT)选择也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω选项，它们分别对应不同的模型用于控制信号反射的影响。为提高信号质量、降低功耗，可通过分析不同模式选取正确的参数模型。
取数据总线对不同的ODT选项进行分析。图3是在不同ODT设置进行分析数据信号形成的眼图波形，从图中可以看出：ODT阻抗越高，在相同驱动激励和走线等情况下转换率越高，幅度越大；在选择ODT=60Ω，其接收波形平缓信号质量最好，无明显抖动和过冲，抖动最小。
图3：数据信号眼图波形
通常串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。它生成前向串扰与后向串扰，其对信号波形主要影响在幅度和边沿上面。
从DDR3数据总线提取3根相邻线，中间一根为被攻击网络，周围2根为攻击网络，采用3线模型进行分析，如下图4走线排列，其受害线为中间走线保持低电平，两边的为攻击线，采用128位伪随机码，根据走线的不同线宽和线间距对其进行串扰分析，看其分析结果如下表1。
图4：走线剖面图
表1 串扰分析结果
从表1可看出间距越大串扰影响越小，这里我们遵循的3W原则即走线边沿间距S是线宽W的3倍将大大减少串扰的影响。但间距增大将牺牲布线空间，因此需综合考虑使在有限的空间中布线最优化。
3.3 时序分析
DDR3是并行总线，其时序属源同步系统，在满足信号质量的前提下，也必须满足时序要求。对于源同步时钟，驱动芯片的数据和时钟信号由内部电路提供即数据和时钟并行传输。DDR3对不同的时序关系采用分组设计，其时序关系如表2。
表2 时序分组关系
源同步时序计算公式：
Tsetup_margin=Tvb—Tsetup—Tskew
Thold_margin=Tva—Thold—Tskew
公式中：
Tsetup margin＼Thold_margin：建立时间余量＼保持时间余量
Tvb＼Tva：驱动端的建立时间和保持时间，Tsetup＼Thold接收端的建立时间和保持时间
Tskew：指数据、地址信号参考时钟引起的偏移。
其中Tvb＼Tva，Tsetup＼Th01d参数值都是能从器件手册中获取，关键是数据与选通信号飞行时间的时序偏移(skew)，包含驱动端输出的偏移和在PCB板上的走线长度的偏移，需通过时序仿真非理想随机码进行分析计算得出。
以DDR3数据读写操作为例，根据下表芯片资料中的时序参数进行静态时序裕量的计算，获得PCB设计的时序控制规则。
表3 仿真所需要的时序参数(数据率：1333MHz)控制器：
写操作：
Tsetup_margin=0.25—0.03=0.22ns
Thold_margin=0.25-0.065=0.185ns
读操作：
Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 - 0.125=97.5ps
上述计算值是理论上的时序余量，其实源同步时序除本身芯片自身固有特性所带来的延时外还受其他因素的影响，都属于偏移范围，主要包括：
(1)高速总线造成的信号完整性问题如串扰、同步开关噪声、码间干扰(ISI)等影响，需通过信号仿真分析来估算。
(2)高速总线互连所产生的时序偏斜：主要是信号总线互连链路中的布线误差，整个链路含器件封装内部走线、pcb板上走线和走线过孔等产生的时序偏差，可通过等长布线来控制其时序偏斜。
对8位数据总线DQ进行分析，选取一根数据线为受害线，其余数据线为反向伪随机码，条件设为最快驱动，在此最坏情况进行综合仿真，查看其受扰线的波形情况。
比较图5、图6后可看出此数据线受到各方面的因素综合影响，使波形眼图中的眼高和眼宽都相应减小，导致数据总线时序裕量大大减少。上述时序裕量需减去此值再考虑其他噪声因素，结合经验留些时序余量后，就可把时序余量转换成PCB设计时的布线长度约束(约6in／ns)。
图5：DO数据总线理想波形
图6：DQ数据总线最坏情况下的实际波形
4 PCB设计
4.1设计规则约束
(1)等长约束
采用分组等长方式，分组如下：
数据线与DQS、DM信号组：64位数据线按8位一组，每组分别对应其各自的DQS 和DM信号；由于数据时序余量最小，组内严格控制延时，以对应的DQS为基准，等长精度在±10mil。
地址线、控制线、时钟线组：需等长控制，地址线与控制线各分支的误差±20mil，它们与时钟线误差在±100mil，差分时钟线之间±5rail。
(2)间距约束
DDR3同组线间的间距保持在2倍线宽；不同组类线的间距保持在3倍线宽；DDR3线与其他jBDDR3线之间的间距应大于50mil，用于串扰控制。
(3)线宽约束
根据传输线阻抗要求和印制板叠层结构计算走线线宽，设置走线线宽规则，保证阻抗的一致性。
4.2 布线技巧
同组内总线尽量同层走线，时钟线与地层相邻；尽量少用过孔，如用需组内过孔数相同，保证其一致性；相邻信号走线需交叉，避免长距离的重叠走线，如相邻层间距足够大，可适当降低要求；
走线避免采用直角应用45。斜线或圆弧角走线；尽量采用3W原则走线；
与电源层相邻的信号层中的高速走线应避免跨电源＼地平面；
电源层比地层内缩20H(H：电源层与地层的介质厚度)；不允许有孤立铜的存在。
5 PCB板后仿验证
DDR3的PCB设计结束后进行后仿分析，用以对前面的仿真分析进行验证。PCB 板后仿主要是对DDR3信号质量和时序关系进行分析。
5.1 DDR3的差分时钟验证
DDR3差分时钟在PCB布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进行分析其波形如下图7：其单调性和上下过冲都满足要求。
图7：差分时钟PCB走线波形图8数据总线写时序
5.2 DDR3的时序验证
对于布线后的时序验证也是十分重要的环节。在确定好同步信号组及对应的选通信号后利用Cadence软件的BUS setup功能进行综合分析，位数据总线及相应的DQS信号，设定时钟频率666MHz，设定相应ibis模型，加入随机码流，最终进行分析后可通过测量得到时序参数可计算时序裕量，验证PCB布线是否满足相关的时序关系。分析结果见图8。
图8：数据总线写时序
从上图8可测量出数据总线的建立时间和保持时间，根据DDR3数据相应时序进行静态时序计算，再综合考虑其余因素对时序的影响来估算包括其PCB走线长度引起的偏移等，满足其DDR3接收端的建立时间和保持时间的时序正确性，其它时序关系类似可通过此验证。
6 结束语
通过上述Power PC模块的DDR3内存设计分析，了解高速信号反射、串扰、时序等因素对其设计的影响，其仿真分析成为增强计算机系统设计可靠性和稳定性的必要手段，为设计高速数字电路保驾护航。
全面教你认识内存参数 内存热点 Jany 2010-4-28
内存这样小小的一个硬件，却是PC系统中最必不可少的重要部件之一。而对于入门用户来说，可能从内存的类型、工作频率、接口类型这些简单的参数的印象都可能很模糊的，而对更深入的各项内存时序小参数就更摸不着头脑了。而对于进阶玩家来说，内存的一些具体的细小参数设置则足以影响到整套系统的超频效果和最终性能表现。如果不想当菜鸟的话，虽然不一定要把各种参数规格一一背熟，但起码有一个基本的认识，等真正需要用到的时候，查起来也不会毫无概念。 内存种类 目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。 DDR1内存 第一代DDR内存 DDR SDRAM 是 Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM 的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 DDR2内存 第二代DDR内存
DDR2 是 DDR SDRAM 内存的第二代产品。它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。 DDR3内存 第三代DDR内存 DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit 预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。 内存SPD芯片 内存SPD芯片
CFD simulation in Laval nozzle SIAE 090441313 Abstract We aim to simulate the quasi one dimension flow in the Laval nozzle based on CFD computation in this paper .We consider the change of the temperature ,the pressure ,the density and the speed of the flow to study the flow.The analytic solution of the flow in the Laval nozzle is provided when the input velocity is supersonic.We use the Mac-Cormack Explicit Difference Scheme to slove the question. Key words :Laval nozzle ,CFD,throat narrow. Contents Abstract .................................................. . (1) Introduction .............................................. .. (2) Simulation of one-dimensional steady flow (3)
Basis equations ................................................. (3) Dimensionless .......................................... . (10) Mac -Cormack Explicit Difference Scheme (11) Boundary conditions ................................................ (13) Reference .............................................. (13) Annex .................................................. .. (14) Introduction Laval nozzle is the most commonly used components of rocket engines and aero-engine, constituted by two tapered tube, one shrink tube, another expansion tube. Laval nozzle is an important part of the thrust chamber. The first half of the nozzle from large to small contraction to a narrow throat to the middle. Narrow throat and then expand
SDRAM内存详解（经典） 我们从内存颗粒、内存槽位接口、主板和内存之间的信号、接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路... 虽然目前SDRAM内存条价格已经接底线，内存开始向DDR和Rambus内存过渡。但是由于DDR内存是在SDRAM基础上发展起来的，所以详细了解SDRAM内存的接口和主板设计方法对于设计基于DDR内存的主板不无裨益。下面我们就从内存颗粒、内存槽位接口、主板和内存之间的信号接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路。 内存颗粒介绍 对于DRAM（Dynamic Random Access Memory）内存我想凡是对于计算机有所了解的读者都不会陌生。这种类型的内存都是以一个电容是否充有电荷来作为存储状态的标志，电容冲有电荷为状态1，电容没有电荷为状态0。其最大优点是集成度高，容量大，但是其速度相对于SRAM (Static Random Access Memory) 内存来说慢了许多。目前的内存颗粒封装方式有许多种，本文仅仅以大家常见的TSSOP封装的内存颗粒为例子。 其各个管脚的信号定义和我们所使用的DIMM插槽的定义是相同的，对于不同容量的内存，地址信号的位数有所不同。另外一个需要注意的地方就是其供电电路。Vcc和Vss是为内存颗粒中的存储队列供电，而VccQ和VssQ是为内存颗粒中的地址和数据缓冲区供电。两者的作用不同。 我们对内存颗粒关心的问题主要是其颗粒的数据宽度（数据位数）和容量（寻址空间大小）。而对于颗粒自检、颗粒自刷新等等逻辑并不需要特别深入的研究，所以对此我仅仅是一笔带过，如果读者有兴趣的读者可以详细研究内存颗粒的数据手册。虽然内存颗粒有这么多的逻辑命令方式，但是由于目前北桥芯片和内存颗粒的集成度非常高，只要在布线和元器件的选择上严格按照内存规范来设计和制造，需要使用逻辑分析仪来调试电路上的差错的情况比较少，并且在设计过程中尽量避免出现这种情况。 168线DIMM内存插槽的信号定义 我们目前PC和Server使用的内存大都是168 Pins的SDRAM，区别只是其工作频率有的可能是100MHz频率，有的可能是133MHz频率的。但是只要是SDRAM，其DIMM插槽的信号定义是一样的。而这些引脚得定义就是设计内存条和主板所必须遵从的规范。 内存引脚主要分为如下几类：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。整个内存时序系统就是这些引脚上的信号配合产生。下面的表中就是内存插槽的引脚数量和引脚定义，对于一些没有定义或者是保留以后使用的信号就没有列出来。 符号功能详细描述 DQ [0-63] I/O 数据输入/输出 CB [0-7] I/O ECC内存的ECC校验输入/输出 A [0-13] I/O 地址选择 BA [0-1] Control Bank选择 CS [0-3] Control 片选信号 RAS Control 行地址选择信号 CAS Control 列地址选择信号 DQMB [0-7] Control 数据掩码控制（DQ Mask）高有效* WE Control 写允许信号 CK [0-3] Clock 时钟信号 CKE [0-1] Clock 时钟允许信号** REGE Control 寄存器 (Registered) 允许信号
本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。 1 概述 当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。 本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。 2 DDR3介绍 DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。 DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。 3 仿真分析 对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU 模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。Freescale 公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。 3.1仿真前准备 在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的基础。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。 设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……
实用文档 虚拟仿真实验解决方案 华一风景观艺术工程 2017年8月
目录 第一章需求分析 (2) 一、项目背景 (2) 二、实验教学现状 (3) 三、用户需求 (3) 第二章建设原则 (5) 一、建设目标 (5) 二、建设原则 (6) 第三章系统总体解决方案 (7) 一、总体架构 (7) 二、学科简介 (8) 第四章产品优势 (14) 第五章产品服务 (16) 一、服务方式 (16) 二、服务容 (16) 三、故障响应服务流程 (17) 四、故障定义 (18) 五、故障响应时间 (18) 六、故障处理流程 (19) 七、应急预案 (19)
第一章需求分析 一、项目背景 《国家中长期教育改革和发展规划纲要（2010－2020年）》明确指出：把教育信息化纳入国家信息化发展整体战略，超前部署教育信息网络。到2020年，基本建成覆盖城乡各级各类学校的教育信息化体系，促进教育容、教学手段和方法现代化。加强优质教育资源开发与应用，建立数字图书馆和虚拟实验室。鼓励企业和社会机构根据教育教学改革方向和师生教学需求，开发一批专业化教学应用工具软件，并通过教育资源平台提供资源服务，推广普及应用。 在“十三五规划”方针政策指引下，各地陆续出台政策，强调数理化实验教学的重要性。 2016年，公布了中高考的新方案，强调义务教育阶段所有科目都设为100分，表示它们在义务教育与学生成长中同等重要，不再人为去区分主次，使学校、老师、家长、社会对每一门学科都很重重视，其中物生化实验部分占分比例为30%，高考不再文理分科。 继重磅发布此消息后，教育厅发布《关于2016年普通高中招生工作的意见》，其中明确要求理化生实验操作考试满分为30分；省初中毕业升学理化实验操作考试分数为15分，考试成绩计入考生中考录取总分；省理化实验操作10分。
举例9-9-9-27，一般1600的条子spd出厂就这么设置的 前面2个9对性能很重要，第2个9又比第1个9重要，比如说 我要超1866或者2133，设置成9-10-X-X基本没有问题，但是 设置成10-9-X-X就开不了机了，很多条子都这样子的，比如说 现在很火的3星金条。 第3位9基本上是打酱油的了，设置成9,10,11都对性能木有太大影响。 第4位数字基本就无视好了，设置21-36对测试都没变化，原来稳定的 还是稳定，原来开不了机的还是开不了。 以前的ddr2时代对内存的小参数很有影响，现在ddr3了，频率才是王道哦。 2133的-11-11-11-30都要比1866的-9-9-9-27测试跑分的多。当然平时用是感觉不出来的。 最后我再鄙视下金士顿的XX神条马甲套装，当年不懂事大价钱买的，就是YY用的， 1.65v上个1866都吃力，还要参数放的烂。 对性能影响最大的是CL 第一个9对性能影响最大。l第二个9对超频稳定性影响最大 最普通的ddr3 1333内存都可以1.5V运行在7-8-6-1666 CR1，77 Z博士： 一般来说，体现内存延迟的就是我们通常说的时序，如DDR2-800内存的标准时序：5-5-5-18，但DDR3-800内存的标准时序则达到了6-6-6-
15、DDR3-1066为7-7-7- 20、而DDR3-1333更是达到了9-9-9-25！ 土老冒： 俺想知道博士所说的5-5-5- 18、6-6-6-15等数字每一个都代表什么。 Z博士： 这4个数字的含义依次为： CAS Latency（简称CL值）内存CAS延迟时间，这也是内存最重要的参数之一，一般来说内存厂商都会将CL值印在产品标签上。 第二个数字是RAS－to－CAS Delay（tRCD），代表内存行地址传输到列地址的延迟时间。 第三个则是Row－precharge Delay（tRP），代表内存行地址选通脉冲预充电时间。 第四个数字则是Row－active Delay（tRAS），代表内存行地址选通延迟。 除了这四个以外，在AMD K8处理器平台和部分非Intel设计的对应Intel芯片组上，如NVIDIA nForce 680i SLI芯片组上，还支持内存的CMD 1T/2T Timing 调节，CMD调节对内存的性能影响也很大，其重要性可以和CL相比。 其实这些参数，你记得太清楚也没有太大用处，你就只需要了解，这几个参数越低，从你点菜到上菜的时间就越快。 土老冒： 好吧，俺自己也听得一头雾水，只需要记得它越低越好就行了。那么俺想问，为什么DDR3内存延迟提高了那么多，Intel和众多的内存模组厂商还要大力推广呢？
《高速电路板设计与仿真》课程教学大纲 课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课 课程性质：选修 适用专业：电子科学与技术 课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明 （一）课程的地位及教学目标 本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。 （二）知识、能力及技能方面的基本要求 在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。 （三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。 （四）对先修课的要求 本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。 （五）对习题课、实践环节的要求 每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。 （六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。 （七）参考书目 《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.
1、集成运放的应用电路 （1）参考电路图如下： （2）应用仿真库元件，3D元件分别进行仿真，熟悉示波器的使用2、电流/电压（I/V）转换器的制作与调试 （1）参考电路图如下：
（2）要求将0~10毫安电流信号转换成0~10伏电压信号。（3）分析电路的工作过程，完成制作与调试。 （4）填写下表，分析结果。 3、电压/电流（V/I）转换器的制作与调试（1）参考电路图如下： （2）要求将0~10伏电压信号转换成0~10毫安电流信号。（3）分析电路的工作过程，完成制作与调试。 （4）填写下表，分析结果。
4、电子抢答器制作 （1）参考电路图如下： （2）电路的工作原理： 本电路使用一块时基电路NE555，其高电平触发端6脚和低电平触发端2脚相连，构成施密特触发器，当加在2脚和6脚上的电压超2/3V CC时，3脚输出低电平，当加在2脚和6脚上的电压低于1/3V CC时，3脚输出高电平。按下开关SW，施密特触发器得电，因单向可控硅SCR1~SCR4的控制端无触发脉冲，SCR1~SCR4关断，2脚和6脚通过R1接地而变为低电平，所以3脚输出高电平，绿色发光二极管LED5发光，此时抢答器处于等待状态。 K1~K4为抢答键，假如K1最先被按下，则3脚的高电平通过K1作用于可控硅SCR1的控制端，SCR1导通。红色发光二极管LED1发光，＋9V电源通过LED1和SCR1作用于NE555的2脚和6脚，施密特触发器翻转，3脚输出低电平，LED5熄灭。因3脚输出为低电平，所以此后按下K2~K4时，SCR2~SCR4不能获得触发脉冲，SCR2～SCR4维持关断状态，LED2~LED4不亮，LED1独亮说明按K1键者抢先成功，此后主持人将开关SW起落一次。复位可控硅，LED1熄灭，LED5亮，抢答器又处于等待状态。 220V市电经变压器降压，VD1~VD4整流，C滤波，为抢答器提供＋9V直流电压。VD1~VD4选IN4001,C选用220μF/15V。R1和R2选1KΩ，LED1~LED4选红色发光二极管，LED5选绿色发光二极管。SW为拨动开关，K1~K4为轻触发开关，单向可控硅选2P4M，IC 为NE555。 （3）完成电路的制作与调试。 5、交替闪光器的制作与调试 （1）参考电路图如下：
D D R 系列系列内存内存内存详解及硬件详解及硬件 设计规范 By: Michael Oct 12, 2010 haolei@https://www.doczj.com/doc/0a10009484.html,
目录 1.概述 (3) 2.DDR的基本原理 (3) 3.DDR SDRAM与SDRAM的不同 (5) 3.1差分时钟 (6) 3.2数据选取脉冲（DQS） (7) 3.3写入延迟 (9) 3.4突发长度与写入掩码 (10) 3.5延迟锁定回路（DLL） (10) 4.DDR-Ⅱ (12) 4.1DDR-Ⅱ内存结构 (13) 4.2DDR-Ⅱ的操作与时序设计 (15) 4.3DDR-Ⅱ封装技术 (19) 5.DDR-Ⅲ (21) 5.1DDR-Ⅲ技术概论 (21) 5.2DDR-Ⅲ内存的技术改进 (23) 6.内存模组 (26) 6.1内存模组的分类 (26) 6.2内存模组的技术分析 (28) 7.DDR 硬件设计规范 (34) 7.1电源设计 (34) 7.2时钟 (37) 7.3数据和DQS (38) 7.4地址和控制 (39) 7.5PCB布局注意事项 (40) 7.6PCB布线注意事项 (41) 7.7EMI问题 (42) 7.8测试方法 (42)
摘要： 本文介绍了DDR 系列SDRAM 的一些概念和难点，并分别对DDR-I/Ⅱ/Ⅲ的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。 关键字关键字：：DDR, DDR, SDRAM SDRAM SDRAM, , , 内存模组内存模组内存模组, , , DQS DQS DQS, DLL, MRS, ODT , DLL, MRS, ODT , DLL, MRS, ODT Notes : Aug 30, 2010 – Added DDR III and the PCB layout specification - by Michael.Hao
随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。 高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。 在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。 传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。 信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号完整性的方法，利用仿真工具可以得到检验。 第二章：Candence Allegro PCB简介
课程设计 电路的仿真（设计） The simulation of the circuit design 学号： 姓名： 专业: 自动化 系别:电子信息与控制工程系 指导教师： 时间：2012年6月
摘要 本文通过Multisim软件对三个电路进行了仿真，电路分别为：OCL甲乙类推挽功率放大电路；交流变直流电路；消除互补输出级交越失真电路。对他们的波形和功能以及组成进行了分析。旨在通过对电路的仿真来验证电路是否正确，是否具有可行，进而学习Multisim软件的强大功能，为自己以后设计电路积累经验。 关键词：电路仿真三极管 EDA 放大器仿真波形 ABSTRACT In this article, through Multisim software to the three circuit simulation, circuit are: the OCL armor class the push-pull amplifier circuit power; Exchange become direct current road; Eliminate the output stage is the distortion complementary in the circuit. To their waveform and functions as well as the composition analysis. Through the simulation to the circuit to verify that the circuit is correct and whether it has the feasible, then learning Multisim the powerful features of the software, for their future circuit design accumulate experience. KEYWORDS：Circuit simulation transistor ; amplifier ; EDA ;simulation ; waveform
数虎图像提供虚拟仿真实验室硬件设备搭建和内容制作整体解决 方案 虚拟现实实验室是虚拟现实技术应用研究就的重要载体。 随着虚拟实验技术的成熟，人们开始认识到虚拟实验室在教育领域的应用价值，它除了可以辅助高校的科研工作,在实验教学方面也具有如利用率高,易维护等诸多优点.近年来,国内的许多高校都根据自身科研和教学的需求建立了一些虚拟实验室。数虎图像拥有多名虚拟现实软硬件工程师，在虚拟现实实验室建设方面有着无与伦比的优越性！ 下面请跟随数虎图像一起，让我们从头开始认识虚拟现实实验室。【虚拟现实实验室系统组成】： 建立一个完整的虚拟现实系统是成功进行虚拟现实应用的关键，而要建立一个完整的虚拟现实系统，首先要做的工作是选择确实可行的虚拟现实系统解决方案。 数虎图像根据虚拟现实技术的内在含义和技术特征，并结合多年的虚拟现实实验室建设经验，最新推出的虚拟现实实验室系统提供以下组成：
虚拟现实开发平台： 一个完整的虚拟现实系统都需要有一套功能完备的虚拟现实应用开发平台，一般包括两个部分，一是硬件开发平台，即高性能图像生成及处理系统，通常为高性能的图形计算机或虚拟现实工作站；另一部分为软件开发平台，即面向应用对象的虚拟现实应用软件开发平台。开发平台部分是整个虚拟现实系统的核心部分，负责整个VR场景的开发、运算、生成,是整个虚拟现实系统最基本的物理平台，同时连接和协调整个系统的其它各个子系统的工作和运转，与他们共同组成一个完整的虚拟现实系统。因此，虚拟现实系统开发平台部分在任何一个虚拟现实系统中都不可缺少，而且至关重要。 虚拟现实显示系统： ·高性能图像生成及处理系统 ·具有沉浸感的虚拟三维显示系统 在虚拟现实应用系统中，通常有多种显示系统或设备，比如：大屏幕监视器、头盔显示器、立体显示器和虚拟三维投影显示系统，
电源完整性与地弹噪声的高速PCB仿真 作者:Martin Vogel 和Brad Cole，Ansoft 公司使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至最小。 随着信号的沿变化速度越来越快，今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化，PCB板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，导致芯片的逻辑错误。为了保证高速器件的正确动作，设计者应该消除这种电压的波动，保持低阻抗的电源分配路径。 为此，你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容，每一个电容的容值应该是多大，并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容，而另一方面电路板上的空间是有限而宝贵的，这些细节上的考虑可能决定设计的成败。 反复试验的设计方法既耗时又昂贵，结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况，对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程，该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技术，可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的，SIwave可以有效的进行全面的分析，其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。 图1, SIwave中xDSM电路板的PCB版图，左边是两个高速总线，右边是三个Xilinx的FPGA。 xDSM电路板的尺寸，也就是电源层和地层的尺寸是11×7.2 英寸（28×18.3 厘米）。电源层和地层都是1.4mil厚的铜箔，中间被23.98mil厚的衬底隔开。 为了理解对电路板的设计，首先考虑xDSM电路板的裸板（未安装器件）特性。根据电路板上高速信号的上升时间，你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样，电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解，你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。 图2所示在0.54GHz的谐振模式下，电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式，情况也是如此。但并非在所有的谐振模式下都是如此，例如在1.07GHz、1.64GHz和1.96 GHz的高阶谐振模式下，电路板中心处的电压差变化是不为零的。
本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远； 三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？ 现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，
但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。 本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。 所有软件全兼容32位和64位系统。 切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！ 希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！ 注：本人也可提供培训服务，面面俱到，形象具体，包会！ 有购买和学习培训兴趣的请联系 QQ:2941392162
内存时序 一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点。 在一些技术文章里介绍内存设置时序参数时，一般数字“A-B-C-D”分别对应的参数是 “CL-tRCD-tRP-tRAS”，现在你该明白“2-3-3-6”是什么意思了吧？！^_^下面就这几个参数及BIOS设置中影响内存性能的其它参数逐一给大家作一介绍： 一、内存延迟时序“CL-tRCD-tRP-tRAS”的设置 首先，需要在BIOS中打开手动设置，在BIOS设置中找到“DRAM Timing Selectable”，BIOS设置中可能出现的其他描述有：Automatic Configuration、DRAM Auto、Timing Selectable、Timing Configuring By SPD等，将其值设为“Menual”（视BIOS的不同可能的选项有：On/Off或Enable/Disable），如果要调整内存时序，应该先打开手动设置，之后会自动出现详细的时序参数列表： Command Per Clock(CPC) 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，也是越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency是“内存读写操作前列地址控制器的潜伏时间”。CAS控制从接受一个指令到执行指令之间的时间。因为CAS主要控制十六进制的地址，或者说是内存矩阵中的列地址，所以它是最为重要的参数，在稳定的前提下应该尽可能设低。 内存是根据行和列寻址的，当请求触发后，最初是tRAS（Activeto Precharge Delay），预充电后，内存才真正开始初始化RAS。一旦tRAS激活后，RAS（Row Address Strobe ）开始进行需要数据的寻址。首先是行地址，然后初始化tRCD，周期结束，接着通过CAS访问所需数据的精确十六进制地址。期间从CAS开始到CAS结束就是CAS延迟。所以CAS是找到数据的最后一个步骤，也是内存参数中最重要的。 这个参数控制内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小，则内存的速度越快。必须注意部分内存不能运行在较低的延迟，可能会丢失数据，因此在提醒大家把CAS延迟设为2或2.5的同时，如果不稳定就只有进一步提高它了。而且提高延迟能使内存运行在更高的频率，所以需要对内存超频时，应该试着提高CAS延迟。
随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence公司SpecctraQuest 仿真软件，利用IBIS模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。 本文概要地介绍了信号完整性(SI)的相关问题，基于信号完整性分析的PCB 设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于SpecctraQucst的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。 【关键字】 高速PCB、信号完整性、传输线、反射、串扰、仿真 Abstract With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated problem of signal integrity. Then the design period is shortened. In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design.
中外主流PCB设计软件大盘点 PCB设计工作的开展，是一项十分漫长的工作。在进行PCB设计时，首当其冲地是选择设计软件，没有完美无缺的PCB设计软件，关健是找到一种适合自己的工具，能很快、很方便的完成自己的设计工作。当然，在自己日常使用当中，对不同的工作任务，有必要选择不同的设计软件，甚至多种软件协同设计。本文将给大家介绍PCB设计工具，供大家参考。 PCB（Printed Circuit Board），中文名称为印制电路板，又称印刷电路板、印刷线路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气连接的提供者。自从人类第一次连接碳片和硅片形成可工作电子产品以来PCB一直是电子行业的支柱。PCB设计从开始的手工绘制到现在越大规模元件库，强大自动布局布线等功能，越来越方便我们工程师进行线路板设计工作。PCB设计具体的可以分为几个部分的，即原理图设计、PCB layout、电路模拟仿真、CAM工程软件、抄板软件等。在PCB设计软件中，一般都包含了原理图设计和PCB 设计两大模块，一些强大的PCB设计软件甚至将以上的模块都包括在内。本文当中，我们主要讲的PCB设计软件，指的是原理图设计和PCB layout这两部分。 每个产业之所以会盛兴衰败都一定有它的时空背景存在，PCB产业发展到目前为止也是有一段历史的轨迹可循。从开始的众家厂商在自己擅长的领域发展，到后期不断地修改和完善，或优存劣汰、或收购兼并、或强强联合，现在在国内被人们熟知的厂商屈指可数：Altium、Cadence、Mentor、Zuken、Cadsoft以及国产的上海青越等。下面将分厂家对目前的主流PCB 软件进行介绍。 1 Altium Protel 系列 衡量一个软件的优劣，其中一个很现实的标准就是看它的市场占有率，也就是它的普及和流行程度，那么Altium Protel当之无愧地排在众多PCB设计软件的前面。Protel系列，较早就在国内开始使用，基本上所有高校的电子专业都开设相关课程，甚至许多大公司在招聘电子设计人才时在其条件栏上常会写着要求会使用PROTEL。Altium曾声称中国有73%的工程师和80%的电子工程相关专业在校学生正在使用其所提供的解决方案，而目前正版率只有3%左右。当然，关于触目惊心的盗版问题，e-works也深表痛心，确实目前也没找到较好的规避方案，但是可以看出该软件在国内应用的广泛性。 图1 Altum Designer Protel是PROTEL（现为Altium）公司在1985年推出的PCB设计软件，从最初的Protel fo DOS，再升级为Protel for Windows，然后在1998年，推出protel 98，在1999年推出了划