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第一章
一、 前言
CPLD/FPGA 简介
CPLD/FPGA 两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽 略这两者的区别，统称为可编程逻辑器件或 PLD/FPGA。 PLD 是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于 70 年代单片机的发明和使用。 PLD 能做什么呢？可以毫不夸张的讲， PLD 能完成任何数字器件的功能， 上至高性 能 CPU， 下至简单的 74 电路， 都可以用 PLD 来实现。 PLD 如同一张白纸或是一堆积木， 工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。 工程师通过软件仿真，可以事先验证设计的正确性。在 PCB 完成以后，还可以利 用 PLD 的在线修改能力，随时修改设计而不必改动硬件电路。使用 PLD 来开发数字电 路，可以大大缩短设计时间，减少 PCB 面积，提高系统的可靠性。 PLD 的这些优点使得 PLD 技术在 90 年代以后得到飞速的发展， 同时也大大推动了 EDA 软件和硬件描述语言（HDL)的进步。 如何使用 PLD 呢？其实 PLD 的使用很简单，学习 PLD 比学习单片机要简单的多， 有数字电路基础，会使用计算机，就可以进行 PLD 的开发。 学习和使用 PLD 需要了解两个部分： 1、PLD 开发软件 2、PLD 器件
二、
CPLD 简介
PLD 是是可编程逻辑器件（Programmable Logic Device）的简称。 CPLD 是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称。 CPLD 可分为三块结构：宏单元（Macrocell)，可编程连线（PIA)和 I/O 控制块。
作者：张远
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1、每 16 个宏单元（Macrocell）组成一个逻辑阵列块（Logic Array Block，LAB） 。 2、可编程连线（Programmable Interconnect Array）负责信号传递，连接所有的宏单 元。 3、I/O 控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，三态 输出等。 4、INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和 输出使能信号，这几个信号有专用连线与 PLD 中每个宏单元相连，信号到每个 宏单元的延时相同并且延时最短。
最为常见的 CPLD 器件是 Altera 公司出品的 MAX7128 器件。 现在比较流行的 CPLD 器件大部分采用 EEPROM 工艺，基于乘积项结构。因此， 将配置文件下载到 CPLD 器件中后，即将该文件固化，这个过程称之为 Download，下 载过配置文件的 CPLD 器件在掉电后依然能够长期保存配置信息， 重新上电后即具有相 应的功能，需要修改时需先擦除原文件后才可重新写入。 民品级的 CPLD 器件往往只能正确擦除、写入 50 次，否则，器件的性能将无法保 证。
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三、
FPGA 简介
FPGA 是现场可编程门阵列（Field Programmable Gate Array）的简称。 最为常见的 FPGA 器件是 Altera 公司出品的 FLEX 和 Cyclone 系列器件。 FPGA 可分为四块结构：逻辑单元（Logic Element)，行互联（Row Interconnect）和 列互联 （Column Interconnect） IOE 、 （IO 单元） 嵌入式阵列块 、 （EAB， Embedded Block） 。
1、8 个 LE（Logic Element）相邻构成一个 LAB（Logic Array Block） ，LE 是 FPGA 结构中的最小单元，用于实现逻辑功能 2、行互联（Row Interconnect） 、列互联（Column Interconnect）是一系列水平合垂 直走向的连续布线通道。 3、IO 单元（IOE）位于行列互联的末端，可以设置为输入、输出或双向，实现对 于器件 IO 引脚的驱动。 4、嵌入式阵列块（EAB，Embedded Block）是带有寄存器的 RAM 块，由一系列嵌 入式 RAM 单元组成。
所有的 FPGA 器件都采用 SRAM 工艺，基于查找表的原理。也正是因为这个原因， FPGA 器件在使用时首先需要将配置文件写入 FPGA 器件中，这个过程称之为 Config， 掉电后， FPGA 器件中的配置文件将会丢失， 重新上电后 FPGA 器件将失去其既定功能，
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此时就需要重新将配置文件写入 FPGA 器件中。 设计专用的配置电路成为设计 FPGA 的 一个重要部分，通常，PLD 生成厂商会为用户提供相应的专用配置器件，该器件将保存 用户的配置文件，并且在每一次上电后，自动重新配置 FPGA 器件。
四、
CPLD/FPGA 公司及产品简介
1、 PLD 生产厂商简介
ALTERA：九十年代以后发展很快，是最大可编程逻辑器件供应商之一。 主要产品有：MAX3000/7000,FLEX10K,APEX20K，ACEX1K，Stratix，Cyclone 等。 开发软件为 Quartus II
FPGA 的发明者，老牌 PLD/FPGA 公司，是最大可编程逻辑器件供应商之一。 产品种类较全，主要有：XC9500，Coolrunner ，Spartan, Virtex 等。 开发软件为 ISE
Lattice 是 ISP（In-System Programming，在系统可编程）技术的发明者,ISP 技术极 大的促进了 PLD 产品的发展，与 ALTERA 和 XILINX 相比，其开发工具略逊一筹。中 小规模 PLD 比较有特色，1999 年推出可编程模拟器件。 主要产品有 ispMACH4000，EC/ECP,XO,XP 以及可编程模拟器件等 开发软件为 ispLeaver
反熔丝（一次性烧写）PLD 的领导者，由于反熔丝 PLD 抗辐射，耐高低温，功耗 低，速度快，所以在军品和宇航级上有较大优势。ALTERA 和 XILINX 则较少涉足军品 和宇航级市场。
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非专业 PLD/FPGA 公司，总体上在中国地区用户较少。
专业 PLD/FPGA 公司， 以一次性反熔丝工艺为主， 有一些集成硬核的 FPGA 比较有 特色，但总体上在中国地区用户较少。
PLD/FPGA 不是 ATMEL 的主要业务，中小规模 PLD 做的不错。ATMEL 也做了一 些与 Altera 和 Xilinx 兼容的片子，但在品质上与原厂家还是有一些差距，在高可靠性产 品中使用较少，多用在低端产品上。
2、 ALTERA 公司产品简介 ALtera 公司的产品包括四大类：CPLD、FPGA、结构化 ASIC、配置器件。 CPLD 产品包括：MAX II、MAX 3000A、MAX 7000 三大系列 FPGA 产品包括：APEX、APEX II、FLEX、Cyclone、Cyclone II、Stratix、Stratix II、 Stratix III、Stratix GX、Stratix II GX 十大系列 结构化 ASIC 产品包括：HardCopy II、HardCopy Stratix 两大系列 配置器件包括：增强型配置器件、串行配置器件两大系列
3、 ALTERA 公司产品设计软件
Maxplus II 软件曾经是最优秀的 PLD 开发平台之一，适合开发早期的中小规模 PLD/FPGA，目前已经由 Quartus II 软机替代，不再推荐使用。
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Quartus II 软件是 Altera 公司推出的新一代 FPGA/PLD 开发软件，适合新器件和大 规模 FPGA 的开发，已经全面取代 Maxplus II 软件。 SOPC Builder 配合 Quartus II 软机可以完成集成 CPU 的 FPGA 芯片的开发工作， 即根据用户自己的要求完成 CPU 的定制和设计。 DSP Builder 是 QuartusII 与 Matlab 软件的接口，利用 IP 核在 Matlab 中快速完成数 字信号处理的仿真和最终 FPGA 实现。
4、 Quartus II 软件的获取 Quartus II 软件可以分为商业版和 WEB 版两个版本。 Quartus II 商业版可支持 Altera 公司的所有器件，且不存在任何使用上的限制，但 需要每年支付 2000 美元的使用费用才可以使用，因此只适合于公司用户使用。作为 Altera 大学计划的一员， 我校获得了 60 个免费的授权， 可以免费将该软件免费用于教学。 Quartus II WEB 版可支持 Altera 公司的大部分器件，功能上有所限制，但使用上完 全免费，使用前只需要申请一个 License 便可以使用 5 个月的时间，到期后还可再次申 请。 从使用角度来看，两个版本的软件并没用太大的差别。
五、
CPLD/FPGA 器件的选用
学习 CPLD/FPGA 设计首先需要选择设计的对象， 最为常用 CPLD 器件是 MAX7000 系列器件，而最为常用的 FPGA 器件是 FLEX 和 Cyclone 系列的器件。 由于 CPLD 器件其内部的宏单元（Macrocell）数量较少且基于乘积项结构，因此只 适合设计规模较小的组合逻辑电路。 由于 FPGA 器件其内部 LE（Logic Element）和 EAB（Embedded Array Block）数量 较多且基于查找表结构，因此适合于设计大规模时序电路。 由于对于用户来说，CPLD 和 FPGA 器件在使用上并无太大差别，且 FPGA 需额外 设计专用配置电路，加之 FPGA 器件成本高于 CPLD 器件成本，因此在工程中能够使用 CPLD 的地方将不再使用 FPGA。
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在进行 CPLD/FPGA 设计时，首先根据工程要求选择器件的系列，然后选择器件的 门数，再根据工艺的要求选择封装形式，根据封装和管脚定义设计电路板，焊接器件及 JTAG 接口，最后下载设计文件，完成设计。
作者：张远
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第二章
一、 CPLD/FPGA 设计过程简介
CPLD/FPGA 设计基础
CPLD/FPGA 设计过程如下图所示：
系统功能分析
选择合适的器件
硬件电路设计
PLD 器件内部布线设计
将配置文件写入 PLD 器件 （或配置器件）
功能正确 是 完成设计
否
1.
要根据系统功能的要求选择合适的器件。
例如：用户要求设计一个译码电路，工作频率 10MHz，工作电压 5V，民用级。 经过分析，可知，译码电路属于较为简单的组合逻辑电路，且工作电压为 5V，因 此初步确定选择 MAX7000S 系列器件，又根据电路原理要求，通过初步仿真可以知道 实际器件资源的需求，确定选用 EPM7128，考虑到设计工艺要求不高，可以采用 PLCC 封装器件且引脚数量满足要求，且属于民用级，因此确定型号为 EPM7128SLC84，又因 为工作频率 10MHz，因此对于延时要求不高，可选择尾标为-15 级的器件。 2. 硬件电路的设计
确定选用的器件之后，即可同时进行硬件电路设计和 PLD 内部布线设计。 设计硬件电路时，首先需要下载选用的 PLD 器件的器件手册、器件引脚手册以及
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第一章 1-1 EDA 技术与ASIC 设计与FPGA 开发有什么关系? 答:利用EDA 技术进行电子系统设计得最后目标就是完成专用集成电路ASIC 得设计与实现;FPGA 与CPLD 就是实现 这一途径得主流器件。FPGA 与CPLD 通常也被称为可编程专用IC,或可编程ASIC。FPGA 与CPLD 得应用就是EDA 技术 有机融合软硬件电子设计技术、SoC(片上系统)与ASIC 设计,以及对自动设计与自动实现最典型得诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU 得机器代码,这种代码仅限于这种CPU 而不能移植,并且机器 代码不代表硬件结构,更不能改变CPU 得硬件结构,只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件,这种满足VHDL 设计程序功能描述得电路结构,不依赖于任何特定硬 件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具 有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约 束条件,选择最优得方式完成电路结构得设计。 l-3 什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么? 什么就是综合? 答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层 次得便于具体实现得模块组合装配得过程。 有哪些类型? 答:(1)从自然语言转换到VHDL 语言算法表示,即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。(3)从RTL 级表示转换到逻 辑门(包括触发器)得表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计),或转换到FPGA 得配置网表 文件,可称为版图综合或结构综合。 综合在电子设计自动化中得地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂得工作环境,综合器 在接受VHDL 程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综 合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL 程序转化成电路实现得相关信息。 1-4 在EDA 技术中,自顶向下得设计方法得重要意义就是什么? P7~10 答:在EDA 技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP 在EDA 技术得应用与发展中得意义就是什么? P11~12 答:IP 核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。 第二章 2-1 叙述EDA 得FPGA/CPLD 设计流程。P13~16 答:1、设计输入(原理图/HDL 文本编辑);2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。 2-2 IP 就是什么?IP 与EDA 技术得关系就是什么? P24~26 IP 就是什么? 答:IP 就是知识产权核或知识产权模块,用于ASIC 或FPGA/CPLD 中得预先设计好得电路功能模块。 IP 与EDA 技术得关系就是什么? 答:IP 在EDA 技术开发中具有十分重要得地位;与EDA 技术得关系分有软IP、 固IP、硬IP:软IP 就是用VHDL 等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP 通常就是以硬件描述语言HDL 源文件得形式出现。固IP 就是完成了综合得功能块,具有较大得设计深度,以网表文件 得形式提交客户使用。硬IP 提供设计得最终阶段产品:掩模。 2-3 叙述ASIC 得设计方法。P18~19 答:ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)与全定制(Full-custom)两种实现方法。 全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。 半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。 半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。 2-4 FPGA/CPLD 在ASIC 设计中有什么用途? P16,18 答:FPGA/CPLD 在ASIC 设计中,属于可编程ASIC 得逻辑器件;使设计效率大为提高,上市得时间大为缩短。 2-5 简述在基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具有:设计输入编辑器(作用:接受不同得设计输 入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL 得文本输入方式。);HDL 综合器(作用: HDL 综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理);仿真器(作用:行为模型得表达、 电子系统得建模、逻辑电路得验证及门级系统得测试);适配器(作用:完成目标系统在器件上得布局与布线);下 载器(作用:把设计结果信息下载到对应得实际器件,实现硬件设计)。 第三章 3-1 OLMC(输出逻辑宏单元)有何功能?说明GAL 就是怎样实现可编程组合电路与时序电路得。P34~36 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器 输出、寄存器输出双向口等。 说明GAL 就是怎样实现可编程组合电路与时序电路得? 答:GAL(通用阵列逻辑器件)就是通过对其中得OLMC (输出逻辑宏单元)得编程与三种模式配置(寄存器模式、复合模式、简单模式),实现组合电路与时序电路设计 得。 3-2 什么就是基于乘积项得可编程逻辑结构? P33~34,40 答:GAL、CPLD 之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL(可编程阵
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输
《EDA技术实用教程(第四版)》习题 3 习题 3-1 画出与以下实体描述对应的原理图符号元件: ENTITY buf3s IS --实体1:三态缓冲器 PORT(input:IN STD_LOGIC; --输入端 enable:IN STD_LOGIC; --使能端 output:OUT STD_LOGIC); --输出端 END buf3s ; ENTITY mux21 IS --实体2: 2选1多路选择器 PORT(in0, in1,sel: IN STD_LOGIC; output:OUT STD_LOGIC); 3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。 图3-16 4选1多路选择器 --解1：用IF_THEN语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; mux21 in0 output in1 sel buf3s input output enable
ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = "00" THEN y <= a; ELSIF s0s1 = "01" THEN y <= b; ELSIF s0s1 = "10" THEN y <= c; ELSE y <= d; END IF; END PROCESS; END ARCHITECTURE if_mux41; --解2：用CASE语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS --类似于真值表的case语句 WHEN "00" => y <= a; WHEN "01" => y <= b; WHEN "10" => y <= c; WHEN "11" => y <= d; WHEN OTHERS =>NULL ; END CASE; END PROCESS; END ARCHITECTURE case_mux41;
13-1进程有哪几种主要类型？不完全组合进程是 由什么原因引起的？有什么特点？如何避免？ 解：两种： （1） begin 顺序语句 end process （2） begin wait 语句； 顺序语句 end process 两个的主要不同就在于敏感信号的不同 13-2比较CASE 语句与WITH_SELECT 语句，叙述它 们的异同点。并用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。 答：①相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。 不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。 ②LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT( dina : IN STD_LOGIC_VECTOR(0 to 15); dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc : IN STD_LOGIC_VECTOR(0 to 15); dind : IN STD_LOGIC_VECTOR(0 to 15); sel: IN STD_LOGIC_VECTOR(0 to 1); dout : OUT STD_LOGIC_VECTOR(0 to 15)); END mux; ARCHITECTURE rtl OF mux IS BEGIN with sel select dout<=dina WHEN "00", dinb WHEN "01", dinc WHEN "10", dind WHEN "11", "ZZZZZZZZZZZZZZZZ" when others; END rtl; 13-3 为什么说一条并行赋值语句可以等效为一 个进程？如果是这样的话，该语句咋么实现敏感信号的检测？ 解：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。 13-4 在STRING,TIME ，REAL,BIT 数据类型中，VHDL 综合器支持哪些类型？ 答：VHDL 支持BIT 类型和STRING 类型，其他属于用户定义的数据类型不能综合 13-5 判断下列VHDL 标识符是否合法，如果有误 则指出原因16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，\74HC574\，CLR/RESET ，\IN 4/SCLK\， D100%。 答：识符用法规定：（1）只能包含英文字母，数字，下划线（2）标识符的首字符只能是字母。故： （1）16#0FA#错在首字符是数字，且包含非法字符“#“。 10#12F#、8#789#，8#356#，2#0101010#，74HC245也是犯同一错误。 （2）\74HC574\,CLR/RESET,\IN4/SCLK\,D100%都 是非法,包含非法字符…. 13-6 数据类型BIT,INTEGER 和BOOLEAN 分别定义 在那个库中？哪些库和程序包总是可见的？ 答：BIT 定义在IEEE 库中，INTEGER 和BOOLEAN 定义在STD 库中，除了STD 库和WORK 库外，IEEE 库面向ASIC 的库和用户自定义的库及其中的包集合 13-7 函数与过程的设计与功能有什么区别? 调用上有什么区别? 1.函数的定义由函数首和函数体两部分组成，在进程或结构体中不必定义函数首，而在程序包中必须定义函数首。 过程也由过程首和过程体构成，在进程或结构体中不必定义过程首，而在过程包中必须定义过程首。 2.函数是串行，过程是串行。 3区别：(1)参数表的区别。函数的参数表是用来定义输出值的，所以不必以显式表示参数的方向；过程的参数表可以对常数、变量和信号三类数据对象目标作出说明，并用关键词IN 、OUT 和INOUT 定
第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。 第三章 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。P34~36 OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC （输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-4 FPGA系列器件中的LAB有何作用? P43~45 答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。 3-5 与传统的测试技术相比，边界扫描技术有何优点? P47~50 答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数
第一章 1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系 答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现 这一途径的主流器件。FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。FPGA 和 CPLD 的应用是 EDA 技术 有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。 1-2 与软件描述语言相比，VHDL 有什么特点 P6 答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器 代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将 VHDL 程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬 件环境；具有相对独立性。综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具 有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约 束条件，选择最优的方式完成电路结构的设计。 l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么 什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层 次的便于具体实现的模块组合装配的过程。 有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从 RTL 级表示转换到逻 辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表 文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器 在接受 VHDL 程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综 合的诸多约束条件信息；根据工艺库和约束条件信息，将 VHDL 程序转化成电路实现的相关信息。 1-4 在 EDA 技术中，自顶向下的设计方法的重要意义是什么 P7~10答：在 EDA 技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP 在 EDA 技术的应用和发展中的意义是什么 P11~12 答：IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述 EDA 的 FPGA/CPLD 设计流程。 P13~16 答：1.设计输入(原理图/HDL 文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP 是什么IP 与 EDA 技术的关系是什么 P24~26 IP 是什么答：IP 是知识产权核或知识产权模块，用于 ASIC 或FPGA/CPLD 中的预先设计好的电路功能模块。 IP 与 EDA 技术的关系是什么答：IP 在 EDA 技术开发中具有十分重要的地位；与 EDA 技术的关系分有软 IP、 固 IP、硬 IP：软 IP 是用 VHDL 等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软 IP 通常是以硬件描述语言 HDL 源文件的形式出现。固 IP 是完成了综合的功能块，具有较大的设计深度，以网表文件 的形式提交客户使用。硬 IP 提供设计的最终阶段产品：掩模。 2-3 叙述 ASIC 的设计方法。 P18~19 答：ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
《EDA技术实用教程(第五版)》习题 1 习题 1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4 EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA实现ASIC设计的现场可编程器件。 1-2 与软件描述语言相比，VHDL有什么特点? P4~6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。 综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4 在EDA技术中，自顶向下的设计方法的重要意义是什么? P8~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P23~25 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。(P12~14) 答：1.设计输入(原理图/HDL文本编辑)(EDA设计输入器将电路系统以一定的表达方式输入计算机)；2.综合(EDA综合器就是将电路的高级语言(如行为描述)转换成低级的，可与FPGA／CPLD的基本结构相映射的网表文件或程序。)；3.适配(EDA适配器的功能是将
ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT); END ENTITY mux21a; ARCHITECTURE bhv OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF(s=?1?) THEN y<=a;ELSE y<=b;END IF; END PROCESS; END ARCHITECTURE bhv; 例3-2 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT( A:IN STD_LOGIC; B:IN STD_LOGIC; SO:OUT STD_LOGIC; CO:OUT STD_LOGIC; ); END ENTITY h_adder IS
SO<= A XOR B; CO<=A AND B; END ARCHITECTURE fh1; 例3-3 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT (a,b,c,d,s0,s1:IN STD_LOGIC; y:OUT STD_LOGIC); END ENTITY MUX41A; ARCHITECTURE BHV OF MUX41A is SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S<=s1&s0; PROCESS(s1,s0)BEGIN CASE (S) IS WHEN “00”=>y<=a; WHEN”01”=>y<=b; WHEN”10”=>y<=c; WHEN”11”=>y<=d; WHEN OTHERS=>NULL; END CASE;
《EDA技术实用教程》部分习题解答 一、基本概念 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD 是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点?P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P5 什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。1-5 IP在EDA技术的应用和发展中的意义是什么?P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么?P24~26 IP是什么?答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计
EDA技术实用教程 潘松黄继业 第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC （片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。 P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
第一章 1-1EDA技术与ASIC设计和FPGA开发有什么关系?P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点?P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P5 什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5IP在EDA技术的应用和发展中的意义是什么?P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。2-2IP是什么?IP与EDA技术的关系是什么?P24~26 IP是什么?答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4FPGA/CPLD在ASIC设计中有什么用途?P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。2-5简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输