FPGA实现FIR抽取滤波器的设计时间：2009-04-29 14:03:55 来源：电子技术作者：崔永俊1 罗建华2 1.电子测试技术国家重点实验室 2.
摘要：采用基于分布式算法思想的方法来设计FIR滤波器，利用FDAt001设计系统参数，计算滤波器系数，同时为了要满足系统要求考虑系数的位数。根据FIR数字滤波器结构，对FIR数字滤波器的FPGA实现方法进行分析。
关键词：FIR；FPGA；滤波器系数
O 引言
FIR(fini te impulse response)滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输入到输出的反馈，系统稳定。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件的发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器。
1 FIR滤波器工作原理
在进入FIR滤波器前，首先要将信号通过A／D器件进行模数转换，使之成为8bit的数字信号，一般可用速度较高的逐次逼进式A／D转换器，不论采用乘累加方法还是分布式算法设计FIR滤波器，滤波器输出的数据都是一串序列，要使它能直观地反应出来，还需经过数模转换，因此由FPGA构成的FIR滤波器的输出须外接D／A模块。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。
2 16阶滤波器结构
在滤波过程中实现抽取，对于抽取率为N的抽取滤波器而言，当进来N个数据时滤波器完成1次滤波运算，输出1次滤波结果。抽取滤波器的结果和先滤波后抽取的结果是一致的，只是对于同样的数据，进行滤波运算的次数大大减少。在数字系统中采用拙取滤波器的最大优点是增加了每次滤波的可处理时间，从而达到实现高速输入数据的目的。采样数据与滤波器系数在控制电路的作用下，分别对应相乘并与前一个乘积累加，经过多次(有多少阶就要多少次)反复的乘累加最后输出滤波结果，将相同系数归类，16阶滤波器公式：
乘法器的数量减少一半，但加法器的数量增多了，但相对乘法运算来说，加法运算所占用的资源少的多，运算的速度也快得多。
3 滤波器系数的求取
使用Matlab集成的滤波器设计工具FDAtool，可以完成多种滤波器的数值设计、分析与评估，设计16阶低通滤波器参数如下：
采样频率：Fs为50MHz，滤波器归一化截止频率：Fc为0．4MHz，输入数据位宽：8位，输出数据宽度：16位FDAtool采用汉宁窗函数(Hanning)设计16阶线性相位FIR数字滤波器，并提取其
特性参数h(n)浮点数值。
制补码表示为
滤波器抽头数是16个，考虑到线性FIR滤波器的偶对称特性，只考虑8个独立滤波器抽头数，则需要一个28×8的表(其中指数8指的是8个滤波器抽头数，后面的8指的是输入数据的位宽)。但是Virrex—e FPGA只能提供4输入的杏找表，所以要对查找表的地址进行电路分割。将8位地址线分为高4位和低4位，分别作为两个24×8的查找表的地址输入，从而指数倍地节省了硬件资源。
4 主程序及仿真
在时钟和计数器的控制下，根据查找表输出结果位权的不同，将输入数据向左移动相应的位数，低位按照位权的不同补上个数相当的“0”，然后将移位数据进行累加操作，输出最终滤波结果，这里
的结果依旧是用二进制数据表示的，只是位数因为移位和累加操作增加了8位。
图五移位加法器的波形仿真图
以上便是基于分布式算法的FIR滤波器的三个主要模块的分析，为了能使该滤波器能正常工作，
还需要用VHDL语言编写控制程序，使各模块连接起来，总的来说，该滤波器的实现原理图如下：
图六基于分布式算法的FIR滤波器顶层原理图在FPGA中，不论是基于乘累加的FIR滤波器，还是基于分布式算法的FIR滤波器(包括FIR滤波器的各模块)都是通过VHDL语言编程来实现
的。
5 结语
本文所介绍的基于FPGA、采用分布式算法实现FIR滤波器的方法，在提高系统运行速度和节省硬件资源方面具有很大的优势。基于分布式算法的FIR滤波器结构可以扩展成任意阶数的FIR滤波器。而且，通过改变阶数和查找表中的系数，还可以将此设计灵活地运用于实现高通、低通和带阻滤
波器，可移植性较好。因此，这种方法在高速数字信号处理中将有很好的应用前景。
开题报告 电子信息工程 基于FPGA的CIC滤波器的设计与仿真 一、综述本课题国内外研究动态，说明选题的依据和意义 基于多速率信号处理原理，设计了用于下变频的CIC抽取滤波器，由于CIC滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现。滤波器的结构简单, 需要的存储量小, 是被证明在高速抽取和插值系统中非常有效的单元。 随着数字信号处理算法的不断优化，数字信号处理器（Digital Signal Processors, DSPs）性能的不断提高，数字信号处理技术越来越被广泛地应用在各个领域。数字信号处理技术正朝着高速高性能方向发展，因此这对数字信号处理的手段和工具也提出了更高的要求。 随着现场可编程门阵列（Field Programmable Gate Array, FPGA）制造工艺的不断改进，其集成度和性能的不断提高，采用FPGA对数字信号进行处理越来越受到重视。与DSP相比，FPGA有着不可比拟的优势。一方面，与DSP靠程序指针来运行程序相比，FPGA执行算法的本质是靠电路并行执行的，因此在同样的时钟频率下，使用FPGA完成数字信号处理算法要比使用DSP快得多。另一方面，由于FPGA编程灵活，资源可重新配置，使得在实现数字信号处理时更加灵活，成本更低。因此，FPGA性能的不断提高，能够满足未来复杂数字信号高速实时处理的要求。 用FPGA设计滤波器，无非是是设计一些乘累加单元，其滤波器的各种特性即滤波参数可以通过MATLAB仿真获得。所以首先要做的是确定你滤波器的设计要求，在MATLAB中仿真设计出该滤波器，从而导出滤波器系数，才能在FPGA中使用。 CIC滤波器由于其无需乘法器以及结构特殊，在移动电视直放站的数字信号处理中，可以高效地胜任抽取滤波的任务。然而C1C滤波器也有缺陷，一者通带下垂严重，二者信号折叠带衰减不充分，而且此两者难以兼顾。RS修正法和Kaiser—Hamming补偿法联合使用于CIC滤波器的改进技术中，有效地解决了该问题。 在移动通信系统中，软件无线电的概念已显得越来越重要。众所周知SRC滤波部分的一个重点就是抑制潜在的混叠部分，有一种时变CIC滤波器，他同样是通过先A倍内插再B倍抽样来实现采样率的转换。因此，改进的CIC滤波器在软件无线电中有大的重
实验报告 课程名称：数字信号处理 实验项目：FIR滤波器设计 专业班级： 姓名：学号： 实验室号：实验组号： 实验时间：批阅时间： 指导教师：成绩：
实验报告 专业班级： 学号： 姓名： 一、实验目的： 1、熟悉线性相位FIR 数字低通滤波器特性。 2、熟悉用窗函数法设计FIR 数字低通滤波器的原理和方法。 3、了解各种窗函数对滤波特性的影响。 要求认真复习FIR 数字滤波器有关内容实验内容。 二、实验原理 如果所希望的滤波器理想频率响应函数为)(e H j ωd ，则其对应的单位样值响应为 ωπ= ωππ -?d e j ωn j d d e )(H 21(n)h 窗函数法设计法的基本原理是用有限长单位样值响应h(n)逼近(n)h d 。由于(n)h d 往往是无限长序列，且是非因果的，所以用窗函数(n)w 将(n)h d 截断，并进行加权处理，得 到：(n)(n)h h(n)d w ?=。h(n)就作为实际设计的FIR 滤波器单位样值响应序列，其频率函数)H(e j ω 为∑-=ω= 1 n n j -j ω h(n)e )H(e N 。式中N 为所选窗函数(n)w 的长度。 用窗函数法设计的FIR 滤波器性能取决于窗函数类型及窗口长度N 的取值。设计过程中要根据阻带衰减和过渡带宽度的要求选择合适的窗函数类型和窗口长度N 。各类窗函数所能达到的阻带最小衰减和过渡带宽度见P342表7-3。 选定窗函数类型和长度N 以后，求出单位样值响应(n)(n)h h(n)d w ?=。验算 )()()]([)(ω?ωω==j g j e H n h DTFT e H 是否满足要求，如不满足要求，则重新选定窗函 数类型和长度N ，直至满足要求。 如要求线性相位特性，h(n)还必须满足n)-1-h(N h(n)±=。根据上式中的正、负号和长度N 的奇偶性又将线性相位FIR 滤波器分成4类（见P330表7-1及下表），根据要设计的滤波器特性正确选择其中一类。例如要设计低通特性，可选择情况1、2，不能选择情况3、4。
FIR 数字滤波器设计与实现 一.摘要：数字滤波器是一种具有频率选择性的离散线性系统，在信号数字处理中有着广泛的应 用。其中FIR 滤波器是一种常用的滤波器，它在保证幅度特性满足技术要求的同时，很容易做到严格的线性相位特性，在语音分析、图像处理、雷达监测等对信号相位要求高的领域有着广泛的应用，能实现IIR 滤波器不能实现的许多功能。 二.关键词：FIR 窗函数系统函数MATLAB 三.内容提要： 数字滤波器的功能就是把输入序列通过一定的运算变换成输出序列，因此数字滤波器的结构系 统中就必须包括一定数量和性能的运算器件和运算单元，而运算器件和运算单元的配置必须由数字滤波器的结构特点和性能特点来决定，因此在进行FIR 数字滤波器的设计之前，有必要介绍和总结FIR 数字滤波器的基本结构和相关特性（包括频响曲线（幅度和相位），单位冲激响应等），在介绍完其基本结构和相关特性后，就进行FIR 数字滤波器的设计和实现。 （一）FIR 滤波器的基本结构 在讨论任何一种滤波器时，都要着重分析其系统函数，FIR 滤波器的系统函数为： n N n z n h z H ∑-==1 0)()(。从该系统函数可看出，FIR 滤波器有以下特点： 1)系统的单位冲激响应h(n)在有限个n 值处不为零； 2)系统函数H(z)在|z|>0处收敛，极点全部在z=0处(稳定系统)； 3)结构上主要是非递归结构，没有输出到输入的反馈，但有些结构中(例如频率抽样结构)也包 含有反馈的递归部分。 1.FIR 滤波器实现的基本结构有： 1） 横截型（卷积型、直接型） a.一般FIR 滤波器的横截型(直接型、卷积型)结构： 若给定差分方程为： 。则可以直接由差分方程得出FIR 滤波器结构如 下图所示： 这就是FIR 滤波器的横截型结构，又称直接型或卷积型结构。 b .线性相位FIR 滤波器的横截型结构
FPGA实现FIR抽取滤波器的设计FIR(fini te impulse response)滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输入到输出的反馈，系统稳定。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件的发展，使用FPG A来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器。 1 FIR滤波器工作原理 在进入FIR滤波器前，首先要将信号通过A／D器件进行模数转换，使之成为8bit的数字信号，一般可用速度较高的逐次逼进式A／D转换器，不论采用乘累加方法还是分布式算法设计FIR滤波器，滤波器输出的数据都是一串序列，要使它能直观地反应出来，还需经过数模转换，因此由FPGA构成的FIR滤波器的输出须外接D／A模块。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。
2 16阶滤波器结构 在滤波过程中实现抽取，对于抽取率为N的抽取滤波器而言，当进来N个数据时滤波器完成1次滤波运算，输出1次滤波结果。抽取滤波器的结果和先滤波后抽取的结果是一致的，只是对于同样的数据，进行滤波运算的次数大大减少。在数字系统中采用拙取滤波器的最大优点是增加了每次滤波的可处理时间，从而达到实现高速输入数据的目的。采样数据与滤波器系数在控制电路的作用下，分别对应相乘并与前一个乘积累加，经过多次(有多少阶就要多少次)反复的乘累加最后输出滤波结果，将相同系数归类，16阶滤波器公式： 乘法器的数量减少一半，但加法器的数量增多了，但相对乘法运算来说，加法运算所占用的资源少的多，运算的速度也快得多。 3 滤波器系数的求取 使用Matlab集成的滤波器设计工具FDAtool，可以完成多种滤波器的数值设计、分析与评估，设计16阶低通滤波器参数如下：
实验二：FIR数字滤波器设计与软件实现 一、实验指导 1．实验目的 （1）掌握用窗函数法设计FIR数字滤波器的原理和方法。 （2）掌握用等波纹最佳逼近法设计FIR数字滤波器的原理和方法。（3）掌握FIR滤波器的快速卷积实现原理。 （4）学会调用MATLAB函数设计与实现FIR滤波器。 2．实验内容及步骤 （1）认真复习第七章中用窗函数法和等波纹最佳逼近法设计FIR数字滤波器的原理； （2）调用信号产生函数xtg产生具有加性噪声的信号xt，并自动显示xt及其频谱，如图1所示； 图1 具有加性噪声的信号x(t)及其频谱如图 （3）请设计低通滤波器，从高频噪声中提取xt中的单频调幅信号，要求信号幅频失真小于0.1dB，将噪声频谱衰减60dB。先观察xt的频谱，确定滤波器指标参数。
（4）根据滤波器指标选择合适的窗函数，计算窗函数的长度N，调用MATLAB函数fir1设计一个FIR低通滤波器。并编写程序，调用MATLAB快速卷积函数fftfilt实现对xt的滤波。绘图显示滤波器的频响特性曲线、滤波器输出信号的幅频特性图和时域波形图。（4）重复（3），滤波器指标不变，但改用等波纹最佳逼近法，调用MATLAB函数remezord和remez设计FIR数字滤波器。并比较两种设计方法设计的滤波器阶数。 提示：○1MATLAB函数fir1的功能及其调用格式请查阅教材； ○2采样频率Fs=1000Hz，采样周期T=1/Fs； ○3根据图1(b)和实验要求，可选择滤波器指标参数：通带截止频率fp=120Hz，阻带截至频率fs=150Hz，换算成数字频率，通带截止 频率 p 20.24 p f ωπ =T=π，通带最大衰为0.1dB，阻带截至频率 s 20.3 s f ωπ =T=π，阻带最小衰为60dB。 ○4实验程序框图如图2所示，供读者参考。
cic滤波器的FPGA实现 发布时间：2016-01-26 15:07:21 技术类别：CPLD/FPGA 一、关于多采样率数字滤波器 很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。 按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换 但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。 二、抽取 先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素 下面来具体来介绍 如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8 Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。 上面是采样频率为8K的数字信号频域图，现在我要对这个数字信号进行时域抽取，从而来降低信号的采样率，我们知道，一旦我们对数字信号进行时域抽取，那么采样率下降，而采样率就是数字信号频域的波形周期，那么也就是周期下降，所以，我们对信号进行抽取要有个度，要在满足抽样定理的条件下对信号进行抽取，否则就会发生频谱混叠。
目录 第一章、绪论 (3) 1.1数字滤波器发展概况 (4) 1.1.1数字滤波器技术发展动态 (5) 1.1.2FIR DF和IIR DF比较 (6) 第二章、FIR滤波器设计方法 (7) 第三章、FIR数字滤波器理论及基于MATLAB设计方法 (13) 3.1数字滤波器的分类 (13) 3.2FIR数字滤波器的结构 (14) 3.3FIR数字滤波器软件设计方法 (18) 3.4傅氏级数设计FIR滤波器的基本理论 (19) 3.5基于MATLAB的FIR滤波器设计 (22) 参考书目 (32) 鸣谢 (33)
摘要 数字滤波技术是数字信号处理的核心技术，而FIR数字滤波器因其具有严格的线性相位、总是稳定等特点而广泛应用于数字信号处理的各个领域，是一个非常重要的研究课题。本文主要研究了数字滤波器的基本理论，并对有限冲击响应滤波器的设计和实现进行了分析和研究，尤其是在MATLAB环境下的FIR数字滤波器的设计，主要是窗函数法及利用MATLAB环境下FIR滤波器的设计工具的设计方法，并用MATLAB语言编写了可以选择滤波器四种类型及七种窗口函数的仿真程序，进行了具体的仿真分析。 关键词：数字信号处理器；数字滤波器；FIR；MATLAB Abstract Digital fitler algorithm is one of the core techniques in processing.The FIR digital filter has been widely used in signal processing field because of its strict linear phase and stability,now,it becomes a very sigificant research task. In this paper,the mainly task is researching the basic theories of the digital filter,and analyzing the designing and realization of the Finite Impulse Response digital filter(FIR),especially the method which realized under MATLAB environment,the window functions is primarily introduced,the method of using the digital filter design tools in MATLAB is also applied.It also compiles a procedure with MATLAB language
目录 引言 (4) 第一章FPGA的设计流程 (5) 1.1 FPGA概述 (5) 1.2 FPGA设计流程 (9) 1.3硬件描述语言HDL(Hardware Description Language) (10) 1.4 FPGA开发工具Quartus Ⅱ软件设计流程 (13) 第二章有限冲激响应(FIR)滤波器的原理及设计 (16) 2.1数字信号处理基础原理 (16) 2.2 FIR滤波器背影知识 (19) 2.3 FIR数字滤波器原理 (21) 2.4 利用窗函数法设计FIR滤波器 (26) 第三章FIR 数字滤波器的FPGA实现 (31) 3.1串行FIR滤波器原理 (31) 3.2分布式算法基础 (32) 3.3直接型FIR滤波器的原理结构图 (34) 3.4具有转置结构的FIR滤波器 (36) 第四章结论与总结 (40) 谢辞 (42) 参考文献 (43)
摘要:本论文课题是《基于FPGA的FIR滤波器设计与实现》。数字滤波器是语音与图象处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件，它能满足滤波器对幅度和线性相位的严格要求，避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应（FIR）滤波器能在设计任意幅频特性的同时保证严格的线性相位特性。因此在许多应用领域都显示了强大的生命力，具有重要应用意义。本文介绍了用VHDL实现线性相位FIR（有限长单位冲激响应）滤波器。提出了一种基于FPGA的FIR滤波器设计方案。介绍了基于FPGA的FIR滤波器的数字信号处理的算法设计，采用直接型和转置型的基本结构来设计，其运算效率明显提高，并结合先进的EDA软件进行高效的设计和实现，并给出了用Quartus Ⅱ运行的仿真结果。该设计对FPGA硬件资源的利用高效合理，用VHDL编程，在PFGA中实现了高采样率的FIR滤波器。关键字：FIR滤波器；FPGA；VHDL；MATLAB；Quartus Ⅱ
基于FPGA的CIC数字滤波器的设计 摘要：级联积分梳状（Cascade Integrator Comb，CIC）滤波器是数字系统中实现大采样率变化的多速率滤波器，已经证明是在高速抽取和插值系统中非常有效的单元，在数字下变频（DDC）和数字上变频（DUC）系统中有广泛的应用。它不包含乘法器，只是由加法器，减法器和寄存器组成，而且需要的加法器的数目也减少了许多，因此CIC滤波器比FIR和IIR滤波器更节省资源，并且实现简单而高速。本文主要讨论了CIC滤波器的基本原理和基于FPGA的仿真实现方法，具体是采用Verilog HDL语言编程，将滤波器分为积分器模块和梳状器模块2个部分，对每个模块进行具体的功能分析和设计实现，最后通过Modelsim 仿真对滤波器的性能进行分析，验证了设计的正确性。 关键词：CIC滤波器；抽取；FPGA；Verilog HDL the Design of Cascade Integrator Comb Filter Based on FPGA Abstract:CIC (Cascade Integrator Comb, CIC) filter is a digital system to achieve large changes in multi-rate sampling rate filter, which has been proven to be a very effective unit in the high-speed extraction and interpolation system. It is widely used in the digital down conversion (DDC ) and digital up conversion (DUC) systems. It does not contain the multiplier, but just composes by adders, subtractors and registers, and the number of needing adders is reduced a lot. So it takes fewer resources than FIR filter and IIR filter. And the speed of CIC filter is very high and it is also very convenient to realize.This article discusses the basic principles of CIC filter and the simulation way based on FPGA. The modules were described with Verilog HDL. Firstly, the filter was divided into two parts which were integration module and the comb module. Then the function of each module were analyzed and designed. Finally the performance of the filter was analyzed under ModelSim and the correctness of the design was verified. Keywords：CIC filter; Decimation; FPGA; Verilog HDL 1. 引言： 数字滤波是数字信号分析中最重要的组成部分之一，数字滤波与模拟滤波相比，具
FIR带通滤波器的FPGA实现 时间：2009-11-11 09:14:40 来源：现代电子技术作者：石兴华，吴光敏引言 在FPGA应用中，比较广泛而基础的就是数字滤波器。根据其单位冲激响应函数的时域特性可分为无限冲击响应(Infinite Impulse Response，IIR)滤波器和有限冲击响应(Finite Impulse Response，FIR)滤波器。DSP Builder集成了Altera和Matlab／Simulink基于FPGA的信号处理的建模和设计。该工具可以将数字信号处理算法(DSP)系统表示成为一个高度抽象的模块，在不降低硬件性能的前提下，自动将系统映射为一个基于FPGA的硬件设计方案。即支持设计者在Matlab中完成算法设计，在Simulink软件中完成系统集成，然后通过SignalCompiler(模块名)生成在QuartusⅡ软件中可以使用的硬件描述语言，最终实现硬件系统的设计。FIR滤波器是DSPBuilder应用中最为常用的模块之一，在此基于上述基础，设计实现了基于模块的FIR数字带通滤波器。 1 基于DSP Builder的滤波系统设计 1．1 FIR滤波器原理 有限冲激响应(Finite Impulse Response，FIR)滤波器是由有限个采样值组成，实现的方式是非递归、稳定的，在满足幅频响应要求的同时，可以获得严格的线性相位特性，因此在高保真的信号处理等领域得到广泛应用。 对于一个FIR滤波器系统，它的冲击相应总是有限长的，其系统函数可记为： 最基本的FIR滤波器可表示为： 式中：z(n)是输入采样序列；h(n)是滤波器系数；L是滤波器阶数；y(n)表示滤波器输出序列，为x(n)和h(n)的卷积。FIR滤波器基本结构如图1所示。 对于一个4阶滤波器子系统其输出可表示为： 可见在这个子系统中共需要4个延时器，4个乘法单元和一个4输入的加法器，并可以根据实际需要选择调用子系统构成多阶滤波器。 1．2 滤波的总体要求及实现
CIC插值滤波器的FPGA设计与实现 摘要：基于多速率信号处理原理，设计了用于下变频的CIC插值滤波器，由于CIC 滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现，所以本文分析了CIC滤波器的原理，性能及影响参数，借助MATLAB设计符合系统要求CIC 滤波器，并利用Modelsim软件建模仿真，验证CIC滤波器性能是否达到要求。（一）CIC滤波器基本原理 A．CIC滤波器的基本单元 CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。 典型的CIC滤波器的结构，它由两个基本单元I(积分滤波器)和C（梳状滤波器）级联构成。本设计主要针对插值滤波器，所以插值滤波器的结构示意图如图1-1所示： 图 1-1 3级级联的CIC插值滤波器结构示意图 积分器和梳状滤波器之间是一个采样率转换器，对于CIC插值器而言，它完成在每一个样值后补上R-1个0值的工作，，对于CIC抽取器来说，它完成在实际的抽取工作，每R个样值中取样一个。 R（插值倍数）,M（延迟因子，一般取1或者2）以及N（级联级数）是影响CIC 滤波器的三个参数，它们的值需根据通带性能的需求而设定。 （二）CIC插值滤波器的设计流程 根据CIC滤波器的原理，本设计的流程如图2-1所示：
图2-1 CIC 插值滤波器的设计流程图 （三）模型的建立和测试 A ．位宽策略 对于数字滤波器，一个不得不考虑的问题是为防止溢出每一级所需的位宽。对于抽取器来说，CIC 滤波器的输出增益为 (*)N G R M = （3-1） 所以，在全精度的情况下，最后一级输出的位宽为 2log (*)out in B B N R M =+ （3-2） 其中in B 表示输入数据的宽度，为了保证精度，每一个积分器和梳状滤波器的输入输出位宽都为out B 。 对于插值器而言，输出增益为 212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --?? == ? ? =++?? （3-3） 因此，第i 级为避免溢出所需要的位宽为 2log ()i in i W B G =+ （3-4） 最后一级输出位宽为 22log (*)log out in B B N R M R =+- （3-5） 在实际当中，当差分延时M=1时，为保证稳定，所有积分器的位宽在理论值的基础上加一。 max B 不仅是滤波器输出的最大可能的位数，也是每一级滤波器的最大可能位
FIR数字滤波器的算法实现与习题 [例3] 窗函数设计法实现一个低通数字滤波器，要求通带截止频率10kHz，阻带截止频率22kHz，阻带衰减大于75dB，采样频率f s=75kHz。 过渡带宽度=通带截止频率+过渡带宽度/2=10kHz+12/2kHz=16 kHz 数字截止频率 Ω1=2π×f1/ f s=2π×16/50=0.64π 理想低通滤波器单位脉冲响应 h1(n)=sin(nΩ1)/n/π=sin(0.64πn)/n/π 选择布莱克曼窗，滤波器长度为 N=5.98 f s过渡带宽度=5.98×50/12=24.9 取N=25，布莱克曼窗函数为 w(n)=0.42-0.5cos(2πn/24)+0.08cos(4πn/24) 滤波器单位脉冲响应为 h(n)= h1(n)w(n) n≤N-1 h(n)=0 n< N-1 根据上式计算出，然后将单位脉冲响应移位为因果序列，完成的滤波器差分方程为y(n)=0.001x(n-2) -0.002x(n-3) -0.002x(n-4)+0.01x(n-5)-0.009x(n-6)-0.018x(n-7)+0.049x(n-8) -0.02x(n-10)+0.11x(n-11)+0.28x(n-11)+0.64x(n-13)+0.28x(n-14)-0.11x(n-15)-0.02x(n-16)-0.049x( n-17)-0.018x(n-18)-0.009x(n-19)+0.01x(n-20)-0.002x(n-21)-0.002x(n-22)+0.001x(n-23) 数字滤波器程序如下： #include “math.h”//数学函数头文件 #define N 25 //FIR阶数N #define PI 3.1415926 float InputWave( )；//输入波形 float FIR()；// FIR滤波函数声明 float fHn[N]={0.0，0.0，0.001，-0.002，-0.002，0.01，-0.009，//滤波器系数-0.018，0.049，-0.02，0.11，0.28，0.64，0.28， -0.11，-0.02，0.049，-0.018，-0.009，0.01， -0.002，-0.002，0.001，0.0，0.0}； float fXn[N]={0.0}； float fInput，fOutput； float fSignal1，fSignal2； float fStepSignal1，fStepSignal2； float f2PI；//2*PI int i； float FIN[256]，FOUT[256]；//输入信号与输出信号 i int nIn，nOut； main(void) { nIn=0；nOut=0； f2PI =2*PI； fSignal1=0.0； fSignal2=PI*0.1；
长春理工大学毕业设计 摘要 在现代电子系统中,FIR数字滤波器以其良好的线性特性被广泛使用, 随着可编程逻辑器件和EDA技术的发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR 滤波器。 本论文对基于FPGA的FIR数字滤波器实现进行了研究，以FIR数字滤波器的基本理论为依据，并且采用查找表以及线性FIR波器的对称性特点使得硬件规模极大的减小。为了验证仿真结果的正确性，文中应用了MATLAB和VHDL联合仿真方法对设计的电路进行仿真测试，结果达到设计指标。并用MATLAB对仿真结果进行了分析，证明了所设计的FIR数字滤波器功能正确。 关键词: 有限脉冲响应现场可编程门阵列查找表窗函数仿真 ABSTRACT In the modern electrical system, the FIR digital filter is used for many practical applications for its good linear phase character, Along with the development of PLD device and EDA technology, more and more electrical engineers use FPGA to implement FlR filter, as it not only meet the real-time requirement, but also has some flexibility. In this paper, a method to implement the FIR filter using FPGA is proposed. According to the basic theory of FIR filters, the thesis reduces it with the use of multiple coefficient memory banks and the symmetry characteristic of linear FIR filter. In order to make the verification more available, the complex simulation with Matlab and VHDL is used to testify the design whether fulfills the requirement. And also the result of the simulation is analyzed with the use of MATLAB, and it proved that the function of the design is correct. KEYWORDS: FIR FPGA Windows Function Simulation
实验六、用窗函数法设计FIR 数字滤波器 一、实验目的： （1）熟悉基本的窗函数，及其特点。 （2）掌握用窗函数法设计FIR 数字滤波器的原理和方法。 （3）熟悉线性相位FIR 数字滤波器特性。 二.实验原理 （一）FIR 滤波器的设计 FIR 滤波器具有严格的相位特性，这对于语音信号处理和数据传输是很重要的。目前FIR 滤波器的设计方法主要有三种：窗函数法、频率取样法和切比雪夫等波纹逼近的最优化设计方法。本实验中的窗函数法比较简单，可应用现成的窗函数公式，在技术指标要求不高的时候是比较灵活方便的。它是从时域出发，用一个窗函数截取一个理想的)(n h d 得到h(n)，以有限长序列h(n)近似理想的)(n h d ：如果从频域出发，用理想的)(jw d e h 在单位圆上等角度取样得到H （k ），根据h(k)得到H(z)将逼近理想的)(z H d 这就是频率取样法。 （二）窗函数设计法 同其它的的数字滤波器设计的方法一样，用窗函数设计滤波器也是首先要对滤波器提出性能指标。一般是给定一个理想的频率响应)(jw d e h ，使所设计的FIR 滤波器的频率响应 )(jw e h 去逼近所要求的理想的滤波器的响应)(jw d e h 窗函数设计的任务在于寻找一个可实 现（有限长单位脉冲响应）的传递函数。 ∑-=-=1 )()(N n jw jw n e n h e H 去逼近)(jw d e h 。我们知道，一个理想的频率响应)(jw d e h 的傅里叶变换 ?= π π 20 )(21 )(dw e e H n h jwn jw d d 所得到的理想的单位脉冲响应)(n h d 往往是一个无限长序列，对)(n h d 经过适当的加权、截取处理才得到一个所需要的有限长脉冲响应序列。对应不同的加权、截断，就有不同的窗函 数。所要寻找的滤波器脉冲响应就等于理想脉冲响应和窗函数的乘积。 即:)()()(n w n h n h d = 由此可见，窗函数的性质就决定了滤波器的品质。例如：窗函数的主瓣宽度决定了滤波器的过渡带宽；窗函数的旁瓣代销决定了滤波器的阻带衰减。以下是几种常见的窗函数： 1、矩形窗 )()(n R n w N = 2、Hanning 窗 )()]1 2cos( 1[5.0)(n R N n n w N --=π
赣南师院 物理与电子信息学院课程设计报告 姓名：陈如意邹丽蓉贺玲玲 班级：09电信本 学号：090802003 090802071 090802053 时间：2012年4月25日
设计题目基于DSP的实时FIR滤波器的实现 设计要求1.熟悉AD50/McBSP的初始化设置及其使用方法，以及实时R滤波器的实现 2.了解DSP/BIOS程序设计。 3.熟悉DSPLIB中FIR函数的调用及参数设置。 4.掌握FIR滤波器的原理与设计方法； 5.学会在CCS平台编写C程序实现FIR滤波。 设计过程1.设计原理 1.1 FIR滤波器设计原理 在数字信号处理应用中往往需要设计线性相位的滤波器，FIR滤波器在保证幅度特性满足技术要求的同时，很容易做到严格的线性相位特性。FIR滤波器不断地对输入样本x（n）延时后，再作乘法累加算法，将滤波结果y（n）输出，因此，FIR实际上是一种累加运算。 在数字滤波器中，FIR滤波器的最主要的特点是没有反馈回路，故不存在不稳定的为题，同时，可以在幅度特性随意设置的同时，保证精确的线性相位。稳定和线性相位特性是FIR滤波器的突出优点。另外，它还有以下特点：设计方式是线性的；硬件容易实现；滤波器过渡过程具有有限区间；相对IIR滤波器而言，阶次较高，其延迟也要比同样性能的IIR滤波器大得多。 FIR数字滤波器系统的传递函数为： n N n z n b z X z Y z H- - = ∑ = = 1 ) ( ) ( ) ( ) ( 通过反z变换，数字滤波器的差分方程为： ) ( ) ( 1 k n x h n y N k k - =∑- = 由上式可以得出如下图所示的直接型结构，这种结构又可以成为卷积型结构。将转置理论应用于图1.1可以得到转置直接型结构。 将式中的系统函数H（z）分解成若干一阶和二阶多项式的连乘积： 2 1 1 2 1 1 ) ( ) ( ) ( M k k M k k z H z H z H = = = 则由此式可以构成如图1.2所示的级联型结构。其中1 )1( 1 )1( 1 ) (- + =z a a z H k k k 为一 阶节，)2( 2 )2( 1 )2( 2 ) ( k k k k a a a z H+ + =为二阶节。每个一阶节、二阶节可用图1.2级联型结构实现。当M1=M2时，即得到图1.3所示的具体结构。这种结构的每一节都便于控制零点，在需要控制传输零点时可以采用。但是它所需要的系数a比直接型的h（n）多。在对滤波器计算时间没有特殊要求的时候可以采用这种形式。若需要严格考虑滤波器的计算时间则需要同时考虑它们的优点及缺点来设计。这在算法设计的时候要使用软件编辑环境来计算运行的时间问题。通常FIR的计算时间都较长。很多时候我们需要牺牲时间来获得想要得到的滤波
FIR滤波器的FPGA实现方法 关键字：：FIR FFT FPGA 关键字 在数字信号处理系统中，有限脉冲响应(finite impulse response，FIR)数字滤波器是一个非常重要的基本单元。近年来，由于FPGA具有高速度、高集成度和高可靠性的特点而得到快速发展。随着现代数字通信系统对于高精度、高处理速度的需求，越来越多的研究转向采用FPGA来实现FIR滤波器。而对于FIR滤波器要充分考虑其资源与运行速度的合理优化，各种不同的FIR滤波结构各具优缺点，在了解各种结构优缺点后才能更好地选择合适结构来实现FIR滤波。 1FIR数字滤波器 FIR数字滤波器由有限个采样值组成，设计中在满足幅值特性时，还能保证精确、严格的相位特性，因此在信号处理等领域得到广泛的应用。 对于FIR滤波器，其输出y(n)表示为如下形式： 式中：N为滤波器的阶数(或抽头数)；x(i)表示第i时刻的输入样本；h(i)为FIR滤波器的第i级抽头系数。 由于FIR滤波器的冲击响应为一个有限序列，其系统函数可表示为： FIR滤波器的基本结构如图1所示。FIR滤波器只在原点处存在极点，所以这使得FIR 滤波器具有全局稳定性。同时FIR滤波器满足线性相位条件，其冲击响应序列为实数且满足奇对称或偶对称条件，即： 2实现方法 运用FPGA来实现FIR数字滤波器的结构多种多样，但是主要有以下几类：串行结构、并行结构、转置型结构、基于FFT算法结构、分布式结构。其他类型的FIR滤波器结构都可以由以上几种结构衍生而来。 2．1串行结构
由表达式(1)可知，FIR滤波器实质是做一个乘累加运算，其滤波器的阶数决定了一次乘累加的次数，其串行结构如图2所示。 串行结构的FIR滤波器结构简单，硬件资源占用少，只需要复用1个乘法器和1个加法器，所以成本较低。但是，这种结构的FIR滤波器要经过多个时钟周期才有输出，同时，内部时钟周期还受到乘法器运算速度的影响，所以该结构的FIR滤波器处理速度慢，只适用于滤波阶数较低且处理速度要求低的系统。 2．2并行结构 将串行结构的FIR滤波器展开就可以得到并行结构的FIR滤波器，并行FIR滤波器结构又称作直接型FIR滤波器结构，这种结构是直接根据图1的滤波器结构，用多个乘法器和加法器并行实现。通常考虑到其滤波器系数的对称性，先对输入值进行加法运算，再进行乘法运算，最后累加输出，以此来减少乘法器的个数，其结构如图3所示。 并行结构的FIR滤波器在1个周期内可以完成1次滤波，运行速度快，虽然利用滤波系数对称性，但仍要占用大量的乘法器和加法器，特别对于滤波阶数高的滤波器，其资源占用较多，如对于256阶的滤波器，其需要128个乘法器来实现。为提高滤波器速度，常引入流水线结构，即在每次加法或者乘法运算后加入1个寄存器存储数据，使得滤波器可以运行在更高的频率上。 2．3转置型结构 根据转置定理，如果将网络中所有的支路方向倒转，并将输入x(n)和输出y(n)相互交换，则其系统函数H(z)不变。通过转置定理，将并行结构的FIR滤波器变换就可以得到转置型FIR滤波器，其结构如图4所示。
FIR 滤波器在DSP 上的实现 1. 引言 在信号处理中，滤波占有十分重要的地位。数字滤波是数字信号处理的基本方法。数字滤波与模拟滤波相比有很多优点。它除了可避免模拟滤波器固有的电压漂移、温度漂移和噪声等问题外，还能满足滤波器对幅度和相位的严格要求。数字滤波是语音处理、图像处理、频谱分析等应用中的基本处理算法。DSP 是一种处理数字信号的专用微处理器，主要应用于实时快速地实现各种信号的数字处理算法。用DSP 芯片实现数字滤波具有稳定性好、精确度高、不受环境影响等优点。数字滤波器分为有限冲激响应滤波器FIR 和无限冲激响应滤波器IIR 。 对称FIR 滤波器在数字信号处理中应用十分广泛，常用于相位失真要求较高的场合，例如：(1)通信系统：调制解调器、综合业务数据网等，都要求保证数据脉冲的形状和通道中的相关时间。f2)希尔伯特变换器：要求输入输出信号正交。(3)高保真音响系统：音乐的相位失真必须减到最小，尽可能逼真地重现原来的声音等等。由于FIR 是全零点的滤波器，因而系统总是稳定的。这对于系统综合是很重要的。 2. FIR 滤波器的基本结构 设h(n)(n=0,1,2,…,N 一1)为滤波器的冲激响应，输入信号为x(n)，则FIR 滤波器就是要实现下列差分方程： 1 0()()()N k y n h k x n k -==-∑ (1) 式(1)就是FIR 滤波器的差分方程。FIR 滤波器的最主要的特点是没有反馈回路，因此它是无条件稳定系统。它的单位脉冲响应h(n)是一个有限长序列。由上面的方程可见，FIR 滤波箅法实际上足一种乘法累加运算，它不断地输入样本x(n)，经延时做乘法累加，再输出滤波结果y(n)。 FIR 滤波器的一个分支的延时线，把每一节的输出加权累加，得到滤波器的输出。结构如图1所示，它由一条均匀间隔的延迟线上对抽失信号进行加权求和
32阶FIR滤波器的FPGA实现 随着软件无线电的发展。对于滤波器的处理速度要求越来越高。传统的FIR滤波器一般采用通用DSP处理器，但是DSP处理器采用的是串行运算，而FPGA是现场可编程阵列，可以实现专用集成电路，另外还可以采用纯并行结构及考虑流水线结构，因此在处理速度上可以明显高于DSP处理器。本文采用并行分布式算法在FPGA上设计并实现了高速处理的32阶FIR 低通滤波器，在此过程中利用Matlab的数值计算与分析功能来提高设计效率。 1 FlR低通滤波器的窗函数实现 理想的滤波器频率响应中傅里叶反变换ha(n)一定是无限长的序列，而且是非因果的，而实际要设计的滤波器h(n)是有限长的，因此要用有限长来逼近无限长的，其方法就是用一个有限长度的窗口函数序列ω(n)来截取，即：常见的窗函数有矩形窗、巴特利特窗、汉宁窗、哈明窗、布莱克曼窗、凯泽窗。其中，凯泽窗提供了可变的过渡带宽。本文采用凯泽窗对FIR滤波器进行设计，其窗函数表达式为： I0[·]为第一类变形零阶贝赛尔函数，形状参数β为依赖于滤波器阶数M的参数，用来调整主瓣宽度与旁瓣衰减，选择M可产生各种过渡带宽和接近最优的阻带衰减。给定通带截止频率ωp，阻带起始频率ωs，阻带衰减As,凯泽窗设计中有经典公式可供使用，如下：过渡带宽：滤波器阶数：形状参数：假设低通数字滤波器设计指标如下： 采用上面介绍的凯泽窗，利用Matlab编程计算得到32阶FIR低通滤波器参数如下： 32阶FIR低通滤波器幅频特性图。 上述求得的系数是浮点型的，而在FPGA设计中使用的数据是定点型的，所以在设计滤波器之前要将系数转化为定点型，即系数的量化。在本文中采用数字信号处理(DSP)技术中的Q 值法对系数进行量化。为了兼顾精度和所占用的资源，本文的系数用12位二进制来量化，得到的整数系数结果如下： 2 并行分布式算法原理及FPGA设计 32阶FIR滤波器的差分方程表达式为： 式中：x(n)为输入；y(n)为输出；h(n)为滤波器系数。设x(n)用二进制可表示为： 其中，最高位为符号位。则式(7)可写为： 式(10)为并行分布式算法，由上可以看出并行分布式算法是将滤波器表达式重新排列，分别加权求和。与传统算法最大的不同之处是在FPGA设计过程中以查找表代替乘法器，即根据输入数据的不同，将对应的滤波器系数预先求和保存在ROM中，也就是将每一项的乘法求和通过并行结构查表寻值完成，提高运行速度。具体FPGA实现时，首先将12位的输人数据并行输入到12列32位移位寄存器分别寄存，然后以寄存器中的值为地址，对应于查找表的结果，按照式(10)，每列进行相应二次幂加权，最后各列累加，在第32个数据完全输入之后得到正确的滤波器输出。由于输入数据的延迟，在此之前滤波器输出会延迟或者产生不正确的结果，可以在实现过程中加入控制信号进行输出控制。由于查找表的规模是随着地址的增加呈指数增加的，可以将32位的查找表划分为四个8位的查找表，从而降低对ROM的需求。在本设计中可采用多级流水线技术，也就是将在明显制约系统速度的长路径上插入几级寄存器，虽然流水线会影响器件资源的使用量，但它降低了寄存器间的传播时延，允许