PCB设计中的常见问题
PCB设计的好坏直接决定了产品开发的质量和周期，它已成为产品设计链中的一个关键环节。在社会化分工越来越细的今天，PCB设计已逐渐成为一门独立的学科。随着高速设计时代的来临，PCB设计已经从以前简单的摆器件、拉线发展到一门以电工学为基础，综合电子、热、机械、化工等多学科的专业了。
就PCB设计人员关注的问题结合专家的精辟解答予以讨论，并从理论和实际经验双重角度深度剖析与PCB相关的各种问题的实质及处理方法。
Q1：pcb设计中需要注意哪些问题？
A1：PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向
等。这些都会影响信号品质，甚至电磁辐射问题。
2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。
3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都
有相当大的关系。
4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关
的设计(如测试点)。
其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。 Q2：在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢？我使用的是CADENCE公司的软件。
A2：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz)。所以不能只注意高频而忽略低频的部分。
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本。例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合
(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后, 适当的选择PCB与外壳的接地点(chassis ground)。
Q3：线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC 要求，又不致带太大的成本压力？
A3：PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
2、注意高频器件摆放的位置，不要太靠近对外的连接器。
3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)，
以减少高频的反射与辐射。
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的
噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到
chassis ground。
6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注
意guard/shunt traces对走线特性阻抗的影响。
7、电源层比地层内缩20H，H为电源层与地层之间的距离。
Q4：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
A4：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线
阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。
Q5：通常Protel比较流行，市面上的书也多。请介绍一下Protel,PowerPCB,orCAD 等软件的优劣和适用场合。
A5：我没有太多使用这些软件的经验, 以下仅提供几个比较的方向：
1、使用者的接口是否容易操作；
2、推挤线的能力(此项关系到绕线引擎的强弱)；
3、铺铜箔编辑铜箔的难易；
4、走线规则设定是否符合设计要求；
5、机构图接口的种类；
6、零件库的创建、管理、调用等是否容易；
7、检验设计错误的能力是否完善；
Q6：请教关于仿真的问题。关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。
A6：提供两个厂商给你参考：
1、APSim (https://www.doczj.com/doc/0f8366154.html,)
2、Ansoft (https://www.doczj.com/doc/0f8366154.html,)
Q7：我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？
A7：没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面
的， 我还没看到这种无参考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)对实际的板子做量测来得到无参考平面的特性阻抗。 信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由mutual inductance及mutual capacitance而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。
Q8：当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。
A8：将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
Q9：请问就你个人观点而言：针对模拟电路(微波、高频、低频)、数字电路(微波、高频、低频)、模拟和数字混合电路(微波、高频、低频)，目前PCB设计哪一种EDA工具有较好的性能价格比(含仿真)？可否分别说明。
A9：限于本人对应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。
常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。以上观点纯属个人观点！
Q10：当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型
化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。A10：既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。
0：存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。
1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。
2：将数字的接地点与电源的地相连(要求电源的隔离度较好),模拟接地点接到机壳地上。
3：尝试采用滤波的方式去除干扰。
Q11：线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC 要求，又不致带太大的成本压力？
A11：在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它：合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。
Q12：我希望PCB方面：
1.做PCB的自动布线。
2.(1)+热分析
3.(1)+时序分析
4.(1)+阻抗分析
5.(1)+(2)+(3)
6.(1)+(3)+(4)
7.(1)+(2)+(3)+(4)
我应当如何选择，才能得到最好的性价比。我希望PLD方面： VHDL编程--》仿真--》综合--》下载等步骤，我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？
A12：目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。
PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
Q13：如何估算特性阻抗。
A13：(1)能否提供一些经验数据、公式和方法来估算布线的阻抗。(2)当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。(3)差分信号线中间可否加地线。
1.以下提供两个常被参考的特性阻抗公式：
a.微带线(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)]
其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。
b.带状线(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]}
其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
最好还是用仿真软件来计算比较准确。
2.选择端接(termination)的方法有几项因素要考虑：
a.信号源(source driver)的架构和强度。
b.功率消耗(power consumption)的大小。
c.对时间延迟的影响，这是最重要考虑的一点。
所以，很难说哪一种端接方式是比较好的。
3.差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。
Q14：如何选择PCB板材？如何避免高速数据传输对周围模拟小信号的高频干扰，有没有一些设计的基本思路?
A14：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground
guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 Q15：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速(>100MHz)高密度PCB设计中的技巧？
A15：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
Q16：对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？
A16：差分信号布线时要求等长且平行的原因有下列几点：
差分信号布线时要求等长且平行的原因有下列几点：
1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。
2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。
3.不等长也会增加共模(common mode)信号的成分，影响信号完整性
(signal integrity)。
Q17：请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC 滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
A17：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。 另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
Q18：众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚，mechanical,keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompast e,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。
A18：在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。
Mechnical：一般多指板型机械加工尺寸标注层。
Keepoutlayer：定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。
Topoverlay：无法从字面得知其意义。多提供些讯息来进一步讨论。 Bottomoverlay：无法从字面得知其意义。可多提供些讯息来进一步讨论。 Toppaste：顶层需要露出铜皮上锡膏的部分。
Bottompaste：底层需要露出铜皮上锡膏的部分。
Topsolder：指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder：应指底层阻焊层。
Drillguide：可能是不同孔径大小，对应的符号，个数的一个表。 Drilldrawing：指孔位图，各个不同的孔径会有一个对应的符号。
Multilayer：应该没有单独这一层，能指多层板，针对单面板和双面板而言。 Q19：如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路?
A19：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。Q20：在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？
A20：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
Q21：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线)要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围(既信号线的时滞差)是由什么因素决定的，怎样计算？
A21：要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是
根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算，限于时间与篇幅不方便在此详述，请到下列网址https://www.doczj.com/doc/0f8366154.html,/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。其中"Methodology for Determining Topology and Routing Guideline"章节内有详述。
Q22：上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗？
A22：是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板：顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
Q23：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？
A23：一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时。
Q24：test coupon的设计有什么规范可以参照吗？如何根据板子的实际情况设计test coupon？有什么需要注意的问题？
A24：test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考：
1、https://www.doczj.com/doc/0f8366154.html,/design/chipsets/applnots/pcd_pres399.pdf
2、https://www.doczj.com/doc/0f8366154.html,/index.html (点选Application notes) Q25：为了最大限度的保证高速信号质量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走
完关键信号再自动布线又会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以上矛盾，利用优秀的布线器帮助完成高速信号的布线？
A25：现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。
Q26：一些系统中经常有A/D，问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！ A26：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。
Q27：在实际布线中，很多理论是相互冲突的；例如： 1 处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ 2 理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？
A27：1、基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。
2、晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。
3、确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。
Q28：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？
A28：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。
对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。至于要大多少, 可用仿真软件算出来。接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。
Q29：一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？
A29：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff
current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
Q30：请问专家GSM手机PCB设计有什么要求和技巧？
A30：手机PCB设计上的挑战在于两个地方：一是板面积小，二是有RF的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。
1、首先必须将RF与非RF的电路在板子上做适当的区隔。因为RF的电源、地、及阻抗设计规范较严格。
2、因为板面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。
3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。
4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。
5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。
Q31：请问在选择PCB layout的solution时，应主要考虑哪些因素？
A31：我认为任何EDA软件产品合不合用与要设计的产品的特性有关。例如，所设计的产品其走线密度是否很高，这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向：
1.使用者的接口是否容易操作。
2.推挤线的能力(此项关系到绕线引擎的强弱)。
3.铺铜箔编辑铜箔的难易。
4.走线规则设定是否符合设计要求。
5.机构图接口的种类。
6.零件库的创建、管理、调用等是否容易。
7.检验设计错误的能力是否完善
A32：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频
率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
Q33：能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？
A33：现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz(如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。
以下提供几本不错的技术书籍：
1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H。Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；
Q34：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速(>100MHz)高密度PCB设计中的技巧? A34：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
Q35：如何合理地设计符合自己要求的PCB.比如如何满足高频电路的要求，如何考虑电路满足抗干扰的要求?
A35：以下仅就设计原理来讨论：
高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces。
Q36：请问板子设计好，生产出来，DEBUG应从那几个方面着手。
A36：就数字电路而言，首先先依序确定三件事情：
1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。
3.确认reset信号是否达到规范要求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
Q37：请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT 工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE 的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。
A37：与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流
电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。
Q38：您能比较一下CandenceInnovedaMentorZuken公司各自的自动布线及SI 仿真工具吗？有没有测试指标呢？
A38：通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。
仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为400MHz，这时仿真工具能否提供正确的AC loss模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。
Q39：我想请问一个问题：因觉机器布的不如意，调整起来反而费时。我一般是用的手工布线，现在搞的PCB板多半要用引脚密度较大的贴片封装芯片，而且带总线的(ABUS，DBUS，CBUS等)，因工作频率较高，故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线， 一是调整线间的距离，使之尽可能的均匀。因为在布线的过程中，一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度，使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲，一个弯就是一段，手工调整只能一段一段地调整，调整起来也费时间。 我想如果在布线的过程中，能按我的思路先粗粗地手工拉线，完了以后， 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调
整，都让软件来干。那样就要快多了。我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用，或是有其他什么办法,在此请教一下。
A39：线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。
Q40：我们打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？
A40：可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
PCB 设计规范二O 一O 年八月
目录 一．PCB 设计的布局规范- - - - - - - - - - - - - - - - - - - - - - - - -- - 3 ■布局设计原则- - - - - - - - - - - - - - - - - - - - - - - - - - - ------ - - 3 ■对布局设计的工艺要求- - - - - - - - - - - - - - - - - - - - - ------- - - 4 二．PCB 设计的布线规范- - - - - - - - - - - - - - - - - - - - - - - - - - 15 ■布线设计原则- - - - - - - - - - - - - - - - - - - - - - - - - - - ----- - - 15 ■对布线设计的工艺要求- - - - - - - - - - - - - - - - - - - - - - - ------ 16 三．PCB 设计的后处理规范- - - - - - - - - - - - - - - - - - - -- - - - - 25 ■测试点的添加- - - - - - - - - - - - - - - - - - - - - - - - - - ----- - - - 25 ■PCB 板的标注- - - - - - - - - - - - - - - - - - - - - - - - ----- - - - - 27 ■加工数据文件的生成- - - - - - - - - - - - - - - - - - - - - - ----- - - - 31 四．名词解释- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -- - - 33 ■金属孔、非金属孔、导通孔、异形孔、装配孔- - - - - - - - - ---- - 33 ■定位孔和光学定位点- - - - - - - - - - - - - - - - - - - - - - - ------ - 33 ■负片（Negative）和正片（Positive）- - - - - - - - - - - --- - - - - 33 ■回流焊（Reflow Soldering）和波峰焊（Wave Solder）- - --- - - 34 ■PCB 和PBA - - - - - - - - - - - - - - - - - - - - - - - - - - ---- --- - - 34
PCB中常见错误大全！ 跟着小编的脚步一起来看看这些PCB常见错误吧，加深印象，多多巩固，也许你就是下一个PCB设计大咖！ 1、原理图常见错误 1）ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性； b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上； c. 创建元件时pin方向反向，必须非pin name端连线； d.而最常见的原因，是没有建立工程文件，这是初学者最容易犯的错误。 2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。 3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。
4）当使用自己创建的多部分组成的元件时，千万不要使用annotate. 2、PCB中常见错误 1）网络载入时报告NODE没有找到： a. 原理图中的元件使用了pcb库中没有的封装； b. 原理图中的元件使用了pcb库中名称不一致的封装； c. 原理图中的元件使用了pcb库中pin number不一致的封装。如三极管：sch中pin number 为e,b,c, 而pcb中为1，2，3。 2）打印时总是不能打印到一页纸上： a. 创建pcb库时没有在原点； b. 多次移动和旋转了元件，pcb板界外有隐藏的字符。选择显示所有隐藏的字符，缩小pcb, 然后移动字符到边界内。 3）DRC报告网络被分成几个部分： 表示这个网络没有连通，看报告文件，使用选择CONNECTED COPPER查找。 如果作较复杂得设计，尽量不要使用自动布线。
3、PCB制造过程中常见错误 1）焊盘重叠： a.造成重孔，在钻孔时因为在一处多次钻孔导致断钻及孔的损伤。 b.多层板中,在同一位置既有连接盘,又有隔离盘,板子做出表现为? 隔离,连接错误。2）图形层使用不规范： a.违反常规设计,如元件面设计在Bottom层,焊接面设计在TOP层, 使人造成误解。 b.在各层上有很多设计垃圾,如断线,无用的边框,标注等。 3）字符不合理： a.字符覆盖SMD焊片,给PCB通断检测及元件焊接带来不便。 b.字符太小,造成丝网印刷困难,太大会使字符相互重叠,难以分辨，字体一般>40mil。4）单面焊盘设置孔径：
P C B电路板设计注意 事项
作为一个电子工程师设计电路是一项必备的硬功夫，但是原理设计再完美，如果电路板设计不合理性能将大打折扣，严重时甚至不能正常工作。根据我的经验，我总结出以下一些ＰＣＢ设计中应该注意的地方，希望能对您有所启示。 不管用什么软件，ＰＣＢ设计有个大致的程序，按顺序来会省时省力，因此我将按制作流程来介绍一下。（由于ｐｒｏｔｅｌ界面风格与ｗｉｎｄｏｗｓ视窗接近，操作习惯也相近，且有强大的仿真功能，使用的人比较多，将以此软件作说明。） 原理图设计是前期准备工作，经常见到初学者为了省事直接就去画ＰＣＢ板了，这样将得不偿失，对简单的板子，如果熟练流程，不妨可以跳过。但是对于初学者一定要按流程来，这样一方面可以养成良好的习惯，另一方面对复杂的电路也只有这样才能避免出错。 在画原理图时，层次设计时要注意各个文件最后要连接为一个整体，这同样对以后的工作有重要意义。由于，软件的差别有些软件会出现看似相连实际未连（电气性能上）的情况。如果不用相关检测工具检测，万一出了问题，等板子做好了才发现就晚了。因此一再强调按顺序来做的重要性，希望引起大家的注意。 原理图是根据设计的项目来的，只要电性连接正确没什么好说的。下面我们重点讨论一下具体的制板程序中的问题。 ｌ、制作物理边框 封闭的物理边框对以后的元件布局、走线来说是个基本平台，也对自动布局起着约束作用，否则，从原理图过来的元件会不知所措的。但这里一定要注意精确，否则以后出现安装问题麻烦可就大了。还有就是拐角地方最好用圆弧，一方面可以避免尖角划伤工人，同时又可以减轻应力作用。以前我的一个产品老是在运输过程中有个别机器出现面壳ＰＣＢ板断裂的情况，改用圆弧后就好了。 ２、元件和网络的引入 把元件和网络引人画好的边框中应该很简单，但是这里往往会出问题，一定要细心地按提示的错误逐个解决，不然后面要费更大的力气。这里的问题一般来说有以下一些：元件的封装形式找不到，元件网络问题，有未使用的元件或管脚，对照提示这些问题可以很快搞定的。 ３、元件的布局 元件的布局与走线对产品的寿命、稳定性、电磁兼容都有很大的影响，是应该特别注意的地方。一般来说应该有以下一些原则： ３．ｌ放置顺序 先放置与结构有关的固定位置的元器件，如电源插座、指示灯、开关、连接件之类，这些器件放置好后用软件的ＬＯＣＫ功能将其锁定，使之以后不会被误移动。再放置线路上的特殊元件和大的元器件，如发热元件、变压器、IC等。最后放置小器件。 ３．２注意散热
本文由dongxuehui123贡献 doc文档可能在WAP端浏览体验不佳。建议您优 先选择TXT，或下载源文件到本机查看。 Protel 99 设置一、 Routing 1. Clearance Constant： 1 Object Kind：Vias,Thru-hole Pads →Object Kind： Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：13 mil different nets only 2 Object Kind：Tracks/Arcs,Fill s,Smd Pads →Object Kind：Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：19 mi different nets only 19 mil 2. Routing Conners 90 Degrees 100 100mil 3. 4. 5. 6. 7. 8. Routing layers：随已定（Any） Routing Priority： Board 0 Routing Topplogy： Board shortest Routing Via Style： 20 50 透孔 SMD： Width Constraint ：看情况定，Net 分组，如 12V 电源、3V 电源等。二、 Manufacting 1. Acute Angle Constraint： 45o 2. Confinement Constraint(最大尺寸 Board (*,* (*,* Keep Inside 3. 4. 5. 6. 7. Minimum Annular Ring ： Board 10 Paste Mask Expansion： Board 10 Polygon Connect Style ：Board Direct….. Power Plane Clearance： Board 20 Power Plane Connect Style Aboard ,Relief Connect, 10,4,20,20 8. Solder mask Expansion： Board 4mil 三、 Placement 1. 2. 3. 4. Component Clearance Constraint：(器件靠近 Board Board 100mil Component Orientations Rule： Board 0 Nets to Ignore： Board Permitted Layers Rule： Board Top Bottom 四、 1. 2. Other Short-Curent Constraint：Board Board Not Allowed Un-Routed Net Constrant ： Board 五、快捷键 1. 1 原理图F1：帮助 1 Protel 99 设置 2 3 4 5 6 Process ： Client：CascadeAllOpenDocuments Parameters： FileName=\Help\Protel.hlp|Topic=contents F3：查找下一个文本Process ： Sch：FindNextText Parameters： F7：点亮网络标号 Process ： Sch：SelectNet Parameters： F8：取消选中（点亮） Process ： Sch：DeSelectAllObjects Parameters： F9：显示全部电路 Process ： Sch：ZoomAll Parameters： F10：跳转到下一个错误标记 Process ： Sch：JumpToNextErrorMarker Parameters： 2. 电路板图 1 Ctrl-F2：显示网络所有连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=All 2 F2：显示网络连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=Net 3 F3：显示元件连接的飞线 Process ：PCB：ShowConnections Parameters： SHOW=ComponentNets 4 F4：隐藏飞线Process ： PCB：HideConnections Parameters： Hide=All 5 F5：移动元件 Process ：
0目录 0目录 (2) 1概述 (4) 1.1适用范围 (4) 1.2参考标准或资料 (4) 1.3目的 (5) 2PCB设计任务的受理和计划 (5) 2.1PCB设计任务的受理 (5) 2.2理解设计要求并制定设计计划 (6) 3规范内容 (6) 3.1基本术语定义 (6) 3.2PCB板材要求: (7) 3.3元件库制作要求 (8) 3.3.1原理图元件库管理规范： (8) 3.3.2PCB封装库管理规范 (9) 3.4原理图绘制规范 (11) 3.5PCB设计前的准备 (12) 3.5.1创建网络表 (12) 3.5.2创建PCB板 (13) 3.6布局规范 (13) 3.6.1布局操作的基本原则 (13) 3.6.2热设计要求 (14) 3.6.3基本布局具体要求 (16) 3.7布线要求 (24) 3.7.1布线基本要求 (27) 3.7.2安规要求 (30)
3.8丝印要求 (32) 3.9可测试性要求 (33) 3.10PCB成板要求 (34) 3.10.1成板尺寸、外形要求 (34) 3.10.2固定孔、安装孔、过孔要求 (36) 4PCB存档文件 (37)
1概述 1.1 适用范围 本《规范》适用于设计的所有印制电路板（简称PCB）； 规范之前的相关标准、规范的内容如与本规范的规定相抵触的，以本规范为准。 1.2 参考标准或资料 下列标准包含的条文，通过在本标准中引用而构成本标准的条文。在标准出版时，所示版本均为有效。所有标准都会被修订，使用本标准的各方应探讨，使用下列标准最新版本的可能性: GB/4588.3—88 《印制电路板设计和使用》 Q/DKBA-Y001-1999《印制电路板CAD工艺设计规范》 《PCB工艺设计规范》 IEC60194 <<印制板设计、制造与组装术语与定义>> （Printed Circuit Board design manufacture and assembly-terms and definitions） IPC—A—600F <<印制板的验收条件>> （Acceptably of printed board） IEC60950 安规标准 GB/T 4677.16-1988 印制板一般检验方法
PCB阻焊印制常见的两个问题 在今天这个PCB市场竞争猛烈的情况下，生产技术是创造快捷交货，降低成本，提高品质的主要途径之一，这里解说两个PCB生产过程中常出现，而很多厂商不知如何改善的问题。 一、PCB生产过程中，感光阻焊黑、白油时常出现的显影过后表面有一层黑、白色的灰，用无尘纸可以擦掉。 类似的问题曾见过上十家线路板厂发生过，而每个打电话请教的人都说是在预烤的时候烤死了，造成显影不净，他们一般都用减短烤板时间的方法来解决这个问题，结果却适得其反。而询问他们的烤板条件大都是在75℃*25-35分钟，双面同时印刷。 作为PCB厂焊房主管应该可以自行解决这样的问题，而最简单的问题往往被没技术的人越搞越糟，曾见过一个PCB厂家焊房主管在出现这样的问题后命令烤板员用75℃*20分钟烤感光白油板，曝光尺做到8级残留，结果是显影出去整板一片白雾，是什么原因，主管却摸不着头脑，给公司带来很大的损失。 以上问题其实很简单，主要原因是感光黑、白油烤板时间不足，而曝光能量过低，造成感光黑、白油底层没有完全达到热、光双重固化的效果，故显影后表面一层脱落的黑、白油呈粉状，经显影机烘干后就呈现在表面，用无尘纸可以擦掉。 解决这种问题我们只需在预烤加长时间，一般在预烤感光黑、白油的条件是75℃+5℃*40-50分钟即可，可视板的厚薄而定。用21格曝光做到11级残留12级干净即可。 如果遇到类似问题请参照以上工艺做，相信会达到理想的效果。 二、印制阻焊油时常发现插孔内有油显影不净现象 类似问题也曾遇见过好几家PCB厂造成报废，主要原因是显影后孔内有油冲不干净，又拿去返冲，还是冲不干净，最后拿去烧碱返洗，结果还是孔内的油仍然洗不掉，到最后怎么也处理不掉孔内的残油，导致报废。 这样的问题如得到正确的处理是不会造成报废的，造成报废的主要原因是在印制时丝印工控制不好使油进孔太严重，有的将孔塞的太死，而在正常的
硬件电路板设计规范(总36 页) -CAL-FENGHAI.-(YICAI)-Company One1 -CAL-本页仅作为文档封面，使用请直接删除
0目录 0目录............................................... 错误!未定义书签。
1概述............................................... 错误!未定义书签。 适用范围............................................ 错误!未定义书签。 参考标准或资料 ...................................... 错误!未定义书签。 目的................................................ 错误!未定义书签。2PCB设计任务的受理和计划............................ 错误!未定义书签。 PCB设计任务的受理................................... 错误!未定义书签。 理解设计要求并制定设计计划 .......................... 错误!未定义书签。3规范内容........................................... 错误!未定义书签。 基本术语定义........................................ 错误!未定义书签。 PCB板材要求: ....................................... 错误!未定义书签。 元件库制作要求 ...................................... 错误!未定义书签。 原理图元件库管理规范：......................... 错误!未定义书签。 PCB封装库管理规范............................. 错误!未定义书签。 原理图绘制规范 ...................................... 错误!未定义书签。 PCB设计前的准备..................................... 错误!未定义书签。 创建网络表..................................... 错误!未定义书签。 创建PCB板..................................... 错误!未定义书签。 布局规范............................................ 错误!未定义书签。 布局操作的基本原则............................. 错误!未定义书签。 热设计要求..................................... 错误!未定义书签。 基本布局具体要求............................... 错误!未定义书签。 布线要求............................................ 错误!未定义书签。 布线基本要求................................... 错误!未定义书签。 安规要求....................................... 错误!未定义书签。 丝印要求............................................ 错误!未定义书签。 可测试性要求........................................ 错误!未定义书签。 PCB成板要求......................................... 错误!未定义书签。
一、PCB板基础知识 PCB概念 PCB是英文(Printed Circuie Board)印制线路板的简称。通常把在绝缘材上，按预定设计，制成印制线路、印制元件或两者组合而成的导电图形称为印制电路。而在绝缘基材上提供元器件之间电气连接的导电图形，称为印制线路。这样就把印制电路或印制线路的成品板称为印制线路板，亦称为印制板或印制电路板。 PCB几乎我们能见到的电子设备都离不开它，小到电子手表、计算器、通用电脑，大到计算机、通迅电子设备、军用武器系统，只要有集成电路等电子无器件，它们之间电气互连都要用到PCB。它提供集成电路等各种电子元器件固定装配的机械支撑、实现集成电路等各种电子元器件之间的布线和电气连接或电绝缘、提供所要求的电气特性，如特性阻抗等。同时为自动锡焊提供阻焊图形；为元器件插装、检查、维修提供识别字符和图形。 PCB是如何制造出来的呢？我们打开通用电脑的健盘就能看到一张软性薄膜（挠性的绝缘基材），印上有银白色（银浆）的导电图形与健位图形。因为通用丝网漏印方法得到这种图形，所以我们称这种印制线路板为挠性银浆印制线路板。而我们去电脑城看到的各种电脑主机板、显卡、网卡、调制解调器、声卡及家用电器上的印制电路板就不同了。它所用的基材是由纸基（常用于单面）或玻璃布基（常用于双面及多层），预浸酚醛或环氧树脂，表层一面或两面粘上覆铜簿再层压固化而成。这种线路板覆铜簿板材，我们就称它为刚性板。再制成印制线路板，我们就称它为刚性印制线路板。单面有印制线路图形我们称单面印制线路板，双面有印制线路图形，再通过孔的金属化进行双面互连形成的印制线路板，我们就称其为双面板。如果用一块双面作内层、二块单面作外层或二块双面作内层、二块单面作外层的印制线路板，通过定位系统及绝缘粘结材料交替在一起且导电图形按设计要求进行互连的印制线路板就成为四层、六层印制电路板了，也称为多层印制线路板。 现在已有超过100层的实用印制线路板了。 PCB板的元素 1.工作层面 对于印制电路板来说，工作层面可以分为6大类， 信号层（signal layer） 内部电源/接地层（internal plane layer） 机械层（mechanical layer）主要用来放置物理边界和放置尺寸标注等信息，起到相应的提示作用。 EDA软件可以提供16层的机械层。 防护层（mask layer）包括锡膏层和阻焊层两大类。锡膏层主要用于将表面贴元器件粘贴在 PCB上，阻焊层用于防止焊锡镀在不应该焊接的地方。 丝印层（silkscreen layer）在PCB板的TOP和BOTTOM层表面绘制元器件的外观轮廓和放置 字符串等。例如元器件的标识、标称值等以及放置厂家标志，生产日 期等。同时也是印制电路板上用来焊接元器件位置的依据，作用是使 PCB板具有可读性，便于电路的安装和维修。 其他工作层（other layer）禁止布线层Keep Out Layer 钻孔导引层drill guide layer 钻孔图层drill drawing layer
PCB设计过程中最容易犯的错误汇总。 一、字符的乱放 1、字符盖焊盘SMD焊片，给印制板的通断测试及元件的焊接带来不便。 2、字符设计的太小，造成丝网印刷的困难，太大会使字符相互重叠，难以分辨。 二、图形层的滥用 1、在一些图形层上做了一些无用的连线，本来是四层板却设计了五层以上的线路，使造成误解。 2、设计时图省事，以Protel软件为例对各层都有的线用Board层去画，又用Board层去划标注线，这样在进行光绘数据时，因为未选Board层，漏掉连线而断路，或者会因为选择Board层的标注线而短路，因此设计时保持图形层的完整和清晰。 3、违反常规性设计，如元件面设计在Bottom层，焊接面设计在Top，造成不便。 三、焊盘的重叠 1、焊盘(除表面贴焊盘外)的重叠，意味孔的重叠，在钻孔工序会因为在一处多次钻孔导致断钻头，导致孔的损伤。 2、多层板中两个孔重叠，如一个孔位为隔离盘，另一孔位为连接盘(花焊盘)，这样绘出底片后表现为隔离盘，造成的报废。 四、单面焊盘孔径的设置 1、单面焊盘一般不钻孔，若钻孔需标注，其孔径应设计为零。如果设计了数值，这样在产生钻孔数据时，此位置就出现了孔的座标，而出现问题。 2、单面焊盘如钻孔应特殊标注。 五、用填充块画焊盘 用填充块画焊盘在设计线路时能够通过DRC检查，但对于加工是不行的，因此类焊盘不能
直接生成阻焊数据，在上阻焊剂时，该填充块区域将被阻焊剂覆盖，导致器件焊装困难。 六、电地层又是花焊盘又是连线 因为设计成花焊盘方式的电源，地层与实际印制板上的图像是相反的，所有的连线都是隔离线，这一点设计者应非常清楚。这里顺便说一下，画几组电源或几种地的隔离线时应小心，不能留下缺口，使两组电源短路，也不能造成该连接的区域封锁(使一组电源被分开)。 七、加工层次定义不明确 1、单面板设计在TOP层，如不加说明正反做，也许制出来的板子装上器件而不好焊接。 2、例如一个四层板设计时采用TOP mid1、mid2 bottom四层，但加工时不是按这样的顺序放置，这就要求说明。 八、设计中的填充块太多或填充块用极细的线填充 1、产生光绘数据有丢失的现象，光绘数据不完全。 2、因填充块在光绘数据处理时是用线一条一条去画的，因此产生的光绘数据量相当大，增加了数据处理的难度。 九、表面贴装器件焊盘太短 这是对通断测试而言的，对于太密的表面贴装器件，其两脚之间的间距相当小，焊盘也相当细，安装测试针，必须上下(左右)交错位置，如焊盘设计的太短，虽然不影响器件安装，但会使测试针错不开位。 十、大面积网格的间距太小 组成大面积网格线同线之间的边缘太小(小于0.3mm)，在印制板制造过程中，图转工序在显完影之后容易产生很多碎膜附着在板子上，造成断线。 十一、大面积铜箔距外框的距离太近 大面积铜箔距外框应至少保证0.2mm以上的间距，因在铣外形时如铣到铜箔上容易造成铜
作为一个电子工程师设计电路是一项必备的硬功夫，但是原理设计再完美，如果电路板设计不合理性能将大打折扣，严重时甚至不能正常工作。根据我的经验，我总结出以下一些ＰＣＢ设计中应该注意的地方，希望能对您有所启示。 不管用什么软件，ＰＣＢ设计有个大致的程序，按顺序来会省时省力，因此我将按制作流程来介绍一下。（由于ｐｒｏｔｅｌ界面风格与ｗｉｎｄｏｗｓ视窗接近，操作习惯也相近，且有强大的仿真功能，使用的人比较多，将以此软件作说明。） 原理图设计是前期准备工作，经常见到初学者为了省事直接就去画ＰＣＢ板了，这样将得不偿失，对简单的板子，如果熟练流程，不妨可以跳过。但是对于初学者一定要按流程来，这样一方面可以养成良好的习惯，另一方面对复杂的电路也只有这样才能避免出错。 在画原理图时，层次设计时要注意各个文件最后要连接为一个整体，这同样对以后的工作有重要意义。由于，软件的差别有些软件会出现看似相连实际未连（电气性能上）的情况。如果不用相关检测工具检测，万一出了问题，等板子做好了才发现就晚了。因此一再强调按顺序来做的重要性，希望引起大家的注意。 原理图是根据设计的项目来的，只要电性连接正确没什么好说的。下面我们重点讨论一下具体的制板程序中的问题。 ｌ、制作物理边框 封闭的物理边框对以后的元件布局、走线来说是个基本平台，也对自动布局起着约束作用，否则，从原理图过来的元件会不知所措的。但这里一定要注意精确，否则以后出现安装问题麻烦可就大了。还有就是拐角地方最好用圆弧，一方面可以避免尖角划伤工人，同时又可以减轻应力作用。以前我的一个产品老是在运输过程中有个别机器出现面壳ＰＣＢ板断裂的情况，改用圆弧后就好了。 ２、元件和网络的引入 把元件和网络引人画好的边框中应该很简单，但是这里往往会出问题，一定要细心地按提示的错误逐个解决，不然后面要费更大的力气。这里的问题一般来说有以下一些：元件的封装形式找不到，元件网络问题，有未使用的元件或管脚，对照提示这些问题可以很快搞定的。 ３、元件的布局 元件的布局与走线对产品的寿命、稳定性、电磁兼容都有很大的影响，是应该特别注意的地方。一般来说应该有以下一些原则： ３．ｌ放置顺序 先放置与结构有关的固定位置的元器件，如电源插座、指示灯、开关、连接件之类，这些器件放置好后用软件的ＬＯＣＫ功能将其锁定，使之以后不会被误移动。再放置线路上的特殊元件和大的元器件，如发热元件、变压器、IC等。最后放置小器件。 ３．２注意散热
PCB设计步骤 一、电路版设计的先期工作 1、利用原理图设计工具绘制原理图，并且生成对应的网络表。当然，有些特殊情况下，如电路版比较简单，已经有了网络表等情况下也可以不进行原理图的设计，直接进入PCB设计系统，在PCB设计系统中，可以直接取用零件封装，人工生成网络表。 2、手工更改网络表将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上，没任何物理连接的可定义到地或保护地等。将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致，特别是二、三极管等。 二、画出自己定义的非标准器件的封装库 建议将自己所画的器件都放入一个自己建立的PCB库专用设计文件。 三、设置PCB设计环境和绘制印刷电路的版框含中间的镂空等 1、进入PCB系统后的第一步就是设置PCB设计环境，包括设置格点大小和类型，光标类型，版层参数，布线参数等等。大多数参数都可以用系统默认值，而且这些参数经过设置之后，符合个人的习惯，以后无须再去修改。 2、规划电路版，主要是确定电路版的边框，包括电路版的尺寸大小等等。在需要放置固定孔的地方放上适当大小的焊盘。对于3mm的螺丝可用6.5~8mm的外径和3.2~3.5mm内径的焊盘对于标准板可从其它板或PCB izard中调入。 注意：在绘制电路版地边框前，一定要将当前层设置成Keep Out层，即禁止布线层。 四、打开所有要用到的PCB库文件后，调入网络表文件和修改零件封装 这一步是非常重要的一个环节，网络表是PCB自动布线的灵魂，也是原理图设计与印象电路版设计的接口，只有将网络表装入后，才能进行电路版的布线。 在原理图设计的过程中，ERC检查不会涉及到零件的封装问题。因此，原理图设计时，零件的封装可能被遗忘，在引进网络表时可以根据设计情况来修改或补充零件的封装。 当然，可以直接在PCB内人工生成网络表，并且指定零件封装。 五、布置零件封装的位置，也称零件布局 Protel99可以进行自动布局,也可以进行手动布局。如果进行自动布局，运行"Tools"下面的"Auto Place",用这个命令，你需要有足够的耐心。布线的关键是布局，多数设计者采用手动布局的形式。用鼠标选中一个元件，按住鼠标左键不放，拖住这个元件到达目的地，放开左键，将该元件固定。Protel99在布局方面新增加了一些技巧。新的交互式布局选项包含自动
pcb钻孔工艺常见问题及处理 1、断钻咀 产生原因有：主轴偏转过度；数控钻机钻孔时操作不当；钻咀选用不合适；钻头的转速不足，进刀速率太大；叠板层数太多；板与板间或盖板下有杂物；钻孔时主轴的深度太深造成钻咀排屑不良发生绞死；钻咀的研磨次数过多或超寿命使用；盖板划伤折皱、垫板弯曲不平；固定基板时胶带贴的太宽或是盖板铝片、板材太小；进刀速度太快造成挤压；补孔时操作不当；盖板铝片下严重堵灰；焊接钻咀尖的中心度与钻咀柄中心有偏差。 解决方法： (1)通知机修对主轴进行检修，或者更换好的主轴。 (2)A、检查压力脚气管道是否有堵塞； B、根据钻咀状态调整压力脚的压力，检查压力脚压紧时的压力数据，正常为7.5公斤； C、检查主轴转速变异情况及夹嘴内是否有铜丝影响转速的均匀性； D、钻孔操作进行时检测主轴转速变化情况及主轴的稳定性；(可以作主轴与主轴之间对比) E、认真调整压力脚与钻头之间的状态，钻咀尖不可露出压脚，只允许钻尖在压脚内3.0mm处； F、检测钻孔台面的平行度和稳定度。
(3)检测钻咀的几何外形，磨损情况和选用退屑槽长度适宜的钻咀。 (4)选择合适的进刀量，减低进刀速率。 (5)减少至适宜的叠层数。 (6)上板时清洁板面和盖板下的杂物，保持板面清洁。 (7)通知机修调整主轴的钻孔深度，保持良好的钻孔深度。(正常钻孔的深度要控制在0.6mm为准。) (8)控制研磨次数(按作业指导书执行)或严格按参数表中的参数设置。 (9)选择表面硬度适宜、平整的盖、垫板。 (10)认真的检查胶纸固定的状态及宽度，更换盖板铝片、检查板材尺寸。 (11)适当降低进刀速率。 (12)操作时要注意正确的补孔位置。 (13)A、检查压脚高度和压脚的排气槽是否正常； B、吸力过大，可以适当的调小吸力。 (14)更换同一中心的钻咀。 2、孔损 产生原因为：断钻咀后取钻咀；钻孔时没有铝片或夹反底版；参数错误；钻咀拉长；钻咀的有效长度不能满足钻孔叠板厚度需要；手钻孔；板材特殊，批锋造成。 解决方法： (1)根据前面问题1，进行排查断刀原因，作出正确的处理。 (2)铝片和底版都起到保护孔环作用，生产时一定要用，可用与不可
Pcb板电路版图设计的常见问题 问题1：什么是零件封装，它和零件有什么区别？ 答：(1)零件封装是指实际零件焊接到电路板时所指示的外观和焊点位置。 (2)零件封装只是零件的外观和焊点位置，纯粹的零件封装仅仅是空间的概念，因此不同的零件可以共用同一个零件封装；另一方面，同种零件也可以有不同的封装，如RES2代表电阻，它的封装形式有AXAIL0.4 、AXAIL0.3 、AXAIL0.6等等，所以在取用焊接零件时，不仅要知道零件名称还要知道零件的封装。 (3) 零件的封装可以在设计电路图时指定，也可以在引进网络表时指定。设计电路图时，可以在零件属性对话框中的Footprint设置项内指定，也可以在引进网络表时也可以指定零件封装。 问题2：导线、飞线和网络有什么区别？ 答：导线也称铜膜走线，简称导线，用于连接各个焊点，是印刷电路板最重要的部分，印刷电路板设计都是围绕如何布置导线来进行的。 与导线有关的另外一种线，常称之为飞线也称预拉线。飞线是在引入网络表后，系统根据规则生成的，用来指引布线的一种连线。 飞线与导线是有本质的区别的。飞线只是一种形式上的连线，它只是形式上表示出各个焊点间的连接关系，没有电气的连接意义。导线则是根据飞线指示的焊点间连接关系布置的，具有电气连接意义的连接线路。 网络和导线是有所不同的，网络上还包括焊点，因此在提到网络时不仅指导线而且还包括和导线相连的焊点。 问题3：内层和中间层有什么区别？ 答：中间层和内层是两个容易混淆的概念。中间层是指用于布线的中间板层，该层中布的是导线；内层是指电源层或地线层，该层一般情况下不布线，它是由整片铜膜构成。 问题4：什么是内部网络表和外部网络表，两者有什么区别？ 答：网络表有外部网络表和内部网络表之分。外部网络表指引入的网络表，即Sch 或者其他原理图设计软件生成的原理图网络表；内部网络表是根据引入的外部网络表，经过修改后，被PCB系统内部用于布线的网络表。严格的来说，这两种网络表是完全不同的概念，但读者可以不必严格区分。 问题5：网络表管理器有什么作用？ 答：第一，引入网络表，这种网络表的引入过程实际上是将原理图设计的数据加载到印刷电路板设计系统PCB的过程。PCB设计系统中数据的所有变化，都可以通过网络宏(Netlist Macro)来完成，系统通过比较、分析网络表文件和PCB系统的内部数据，自动产生网络宏。 第二，可以利用网络表管理器直接在PCB系统中编辑电路板各个组件间的连接关
PCB电路版图设计的常见问题 PCB设计中的注意事项 作为一个电子工程师设计电路是一项必备的硬功夫，然而原理设计再完美，假如电路板设计不合理性能将大打折扣，严峻时甚至不能正常工作。依照我的体会，我总结出以下一些ＰＣＢ设计中应该注意的地点，期望能对您有所启发。 不管用什么软件，ＰＣＢ设计有个大致的程序，按顺序来会省时省力，因此我将按制作流程来介绍一下。（由于ｐｒｏｔｅｌ界面风格与ｗｉｎｄｏｗｓ视窗接近，操作适应也相近，且有强大的仿真功能，使用的人比较多，将以此软件作说明。） 原理图设计是前期预备工作，经常见到初学者为了省事直截了当就去画ＰＣＢ板了，如此将得不偿失，对简单的板子，假如熟练流程，不妨能够跃过。然而关于初学者一定要按流程来，如此一方面能够养成良好的适应，另一方面对复杂的电路也只有如此才能幸免出错。 在画原理图时，层次设计时要注意各个文件最后要连接为一个整体，这同样对以后的工作有重要意义。由于，软件的差别有些软件会显现看似相连实际未连（电气性能上）的情形。假如不用相关检测工具检测，万一出了问题，等板子做好了才发觉就晚了。因此一再强调按顺序来做的重要性，期望引起大伙儿的注意。 原理图是依照设计的项目来的，只要电性连接正确没什么好说的。下面我们重点讨论一下具体的制板程序中的问题。 ｌ、制作物理边框 封闭的物理边框对以后的元件布局、走线来说是个差不多平台，也对自动布局起着约束作用，否则，从原理图过来的元件会不知所措的。但那个地点一定要注意精确，否则以后显现安装问题苦恼可就大了。还有确实是拐角地点最好用圆弧，一方面能够幸免尖角划伤工人，同时又能够减轻应力作用。往常我的一个产品老是在运输过程中有个别机器显现面壳ＰＣＢ板断裂的情形，改用圆弧后就好了。
电路板制作常见的问题及改善方法汇总 一、前言 什么叫PCB,PCB是电路板的英文缩写, 什么叫FPC,FPC是绕性电路板(柔性电路板)的英文缩写,以下是电路板的发展史和目前我司所生产的电路板常见的不良问题、问题原因分析和解决方法.在此与大家一起分享,在此希望能帮到你,能让你的技能得到提升! 二: PCB发展史 1.早於1903年Mr. Albert Hanson首創利用“線路”(Circuit)觀念應用於電話交換機系統。它是用金屬箔予以切割成線路導體，將之黏著於石蠟紙上，上面同樣貼上一層石蠟紙，成了現今PCB的機構雛型。 2. 至1936年，Dr Paul Eisner真正發明了PCB的製作技術，也發表多項專利。而今日之print-etch(photoimage transfer)的技術，就是沿襲其發明而來的。 三、PCB种类 １、以材質分: 1）有机材质：酚醛樹脂、玻璃纖維、環氧樹脂、聚酰亚胺等2）无机材质：鋁、陶瓷,无胶等皆屬之。主要起散熱功能 2、以成品軟硬區分1)硬板Rigid PCB 2)軟板Flexible PCB 3)軟硬板Rigid-Flex PCB 3:电路板结构: 1. A、单面板B、双面板C、多层板 2: 依用途分：通信/耗用性電子/軍用/電腦/半導體/電測板/汽车....等产品领域 4: PCB生产工艺流程简介 1、双面喷锡板正片简易生产工艺流程图 工程开料图开料磨边/倒角叠板钻孔QC检验沉铜板电QC检验涂布湿墨/干膜图电退膜/墨蚀刻EQC检验裸测绿油印字符 喷锡成型/CNC外形成测FQC FQA 包装入库出货 以上只是其中一个工艺流程,不同的工艺要求,就出现不同的工艺制作流程四: 钻孔制程目的 4.1单面或双面板的制作都是在下料之后直接进行非导通孔或导通孔的钻
1、如何选择PCB板材？ 选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 2、如何避免高频干扰？ 避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 3、在高速设计中，如何解决信号的完整性问题？ 信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 4、差分布线方式是如何实现的？ 差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。 5、对于只有一个输出端的时钟信号线，如何实现差分布线？ 要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。 6、接收端差分线对之间可否加一匹配电阻？ 接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。 7、为何差分对的布线要靠近且平行？ 对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的
射频电路板设计常见的问题分析和解决办法 射频电路板设计由于在理论上还有很多不确定性，因此常被形容为一种“黑色艺术”，但这个观点只有部分正确，RF电路板设计也有许多可以遵循的准则和不应该被忽视的法则。不过，在实际设计时，真正实用的技巧是当这些准则和法则因各种设计约束而无法准确地实施时如何对它们进行折衷处理。当然，有许多重要的RF设计课题值得讨论，包括阻抗和阻抗匹配、绝缘层材料和层叠板以及波长和驻波等，在全面掌握各类设计原则前提下的仔细规划是一次性成功设计的保证。 RF电路设计的常见问题1、数字电路模块和模拟电路模块之间的干扰如果模拟电路（射频）和数字电路单独工作，可能各自工作良好。但是，一旦将二者放在同一块电路板上，使用同一个电源一起工作，整个系统很可能就不稳定。这主要是因为数字信号频繁地在地和正电源（>3 V）之间摆动，而且周期特别短，常常是纳秒级的。由于较大的振幅和较短的切换时间。使得这些数字信号包含大量且独立于切换频率的高频成分。在模拟部分，从无线调谐回路传到无线设备接收部分的信号一般小于lμV。因此数字信号与射频信号之间的差别会达到120 dB。显然．如果不能使数字信号与射频信号很好地分离。微弱的射频信号可能遭到破坏，这样一来，无线设备工作性能就会恶化，甚至完全不能工作。2、供电电源的噪声干扰射频电路对于电源噪声相当敏感，尤其是对毛刺电压和其他高频谐波。微控制器会在每个内部时钟周期内短时间突然吸人大部分电流，这是由于现代微控制器都采用 CMOS工艺制造。因此。假设一个微控制器以lMHz的内部时钟频率运行，它将以此频率从电源提取电流。如果不采取合适的电源去耦．必将引起电源线上的电压毛刺。如果这些电压毛刺到达电路RF部分的电源引脚，严重时可能导致工作失效。3、不合理的地线如果RF电路的地线处理不当，可能产生一些奇怪的现象。对于数字电路设计，即使没有地线层，大多数数字电路功能也表现良好。而在RF频段，即使一根很短的地线也会如电感器一样作用。粗略地计算，每毫米长度的电感量约为l nH，433 MHz时10 toni PCB线路的感抗约27Ω。如果不采用地线层，大多数地线将会较长，电路将无法具有设计的特性。 4、天线对其他模拟电路部分的辐射干扰在PCB电路设计中，板上通常