V LSI 电路中互连线的延迟及串扰的数值模拟
阮 刚2,肖 夏1,宋任儒2,Reinhard Streiter 1,Thomas Otto 1,Thomas G essner 1
(11Chemnitz 技术大学微技术中心(德国);21复旦大学专用集成电路与系统国家重点实验室)
摘 要: 用数值计算方法详细地模拟了V LSI 电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W 同
互连线节距P 之比W/P =015～016是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属
线及用low 2k 电介质(εlow 2k =015εSiO 2
)代替S iO 2后,延迟及串扰的改善程度.关键词: 大规模集成电路;延迟;串扰
中图分类号: T N405197 文献标识码: A 文章编号: 037222112(2000)0520142203
Numerical Simulation of T ime Delay and Cro ss 2talk Noise for the Interconnect in V LSI Circuits
RUAN G ang 2,XI AO X ia 1,S ONG Ren 2ru 2,Reinhard Streiter 1,Thomas Otto 1,Thomas G essner 1
(11Center o f Microtechnology ,Technical Univer sity o f Chemnitz ,D 209107G ermany ;
21ASIC and System State K ey Lab.,Fudan Univer sity ,Shanghai ,200433,China )
Abstract : The detailed numerical simulation results of time delay and cross 2talk noise for the interconnect in V LSI circuits are given.The results show that the ratio of interconnect metal line width W to interconnect pitch P :W/P =015～016is the optimum in 2terconnect geometry for meeting both the requirements of time delay and cross 2talk noise.Als o the simulation shows the im provements
of time delay and cross 2talk noise obtained by using Cu and low 2k dielectric (εlow 2k =015εSiO 2
)instead of using Al and S iO 2.
K ey words : V LSI ;time delay ;cross 2talk noise
1 引言
集成电路正向着高速、高密度、低功耗、多功能方向迅猛
发展.众多研究表明:在高速、高密度集成电路中,限制其发展的不是器件的门延迟,而是互连线寄生元件引起的时间延迟.此外,互连线之间信号的串扰及电路的功耗也是影响其发展的重要因素[1,2].
金属互连线的电阻、金属互连线间及金属层间的电容是互连线主要的寄生元件,它直接决定着互连线的RC 延迟,关联着信号的串扰.降低互连线的电阻和线间及层间的总电容
将减小互连线引起的时间延迟并改善串扰.低介电常数(εlow 2k
<εSiO 2
)替代传统的S iO 2(εSiO 2
=319),以及互连线和电介质材
料的几何结构最优化是降低互连线寄生电容的两个主要措
施.用低电阻率金属材料Cu 替代传统的Al 作为互连线材料是降低互连线电阻的主要措施.
本文通过模拟,研究互连线的几何结构同时间延迟和串扰的关系,并估算Cu 代替Al 作为金属互连线材料及用εlow 2k
=015εSiO 2
的介质材料代替S iO 2后,寄生电容及延迟得到改善
的情况.模拟结果为0125μm 及0118μm 工艺的互连设计提供了有价值的参考.
以下依次给出并讨论了互连延迟及互连串扰的模拟结果,在结论一节,概要地总结了本文给出的主要结果.
2 互连延迟
延迟是降低信号传输速度的主要因素.它的数值计算基
于晶体管和互连线的RC 值.延迟包括两部分:门延迟和互连
线延迟.当特征尺寸小于015μm 时,互连线延迟成为延迟的主
要部分[3]
.它被定义为负载端的输出信号达到驱动端输入信号90%的时间间隔[4].
对于互连线,RC 乘积为:
RC =ρ(L/(W ?T ))((ε0εr )/V )
∮s
E ?d s
(1)
此处,ρ是导体的电阻率,L ,W 和T 分别是互连线的长度,宽度和厚度.其中,电容的数值模拟基于一个自行开发的,可成功模拟不同互连几何结构的互连寄生电容的二维模拟程序[5].
图1(a )是V LSI 电路设计中用于计算互连延迟的电路模型[6].图1(b )是以线厚度T 、线间电介质的介电常数εild 为参数的RC/ρL 随W/P 变化的关系曲线.结果表明:通过采用低介电常数的介质和增大线厚T ,可降低RC/ρL 值.当W/P 取015～016时,RC/ρL 达到最小值.此结论与Syd R.Wils on 等的结果完全一致[7].
图2(a )是时间延迟与互连线长度的关系曲线.结果表明:采用低电阻率的互连线和低介电常数的介质可以大幅度
收稿日期:1998212228;修订日期:1999210214
第5期2000年5月
电 子 学 报
ACT A E LECTRONICA SINICA V ol.28 N o.5
M ay 2000
图1 (a )用于模拟计算互连中延迟的
电路模型,(b )时间延迟与互连线几何尺寸的关系地降低延迟时间.图2(b )给出了三种互连线((a ):εild =1195、ρCu =1178
μΩ?cm ;(b ):εild =319,ρCu =
1178μΩ?cm 和(c ):εild
=1195,ρAl =2186
μΩ?cm )与传统的传输线(εild =319,ρAl =
2186μΩ?cm )相比较的延迟改善情况.延迟
改善率定义为:(τs -τi )/τs ×100%,此处τs 为传统的互连线的
延迟时间,分别对应
上述(a )、
(b )、(c )三种情况.以长10mm 的互连线为例,采用 图2 (a )时间延迟与互连线长度的关系,
(W =013μm ,T =015μm ),(b )时间延迟的改善与互连线长度的关系(W =013μm ,T =015μm )低电阻率材料(Cu )和低介电常数电介质(ε
ild =1195
),延迟可改善57%.曲线还表明:对于短程互连(<1mm ),采用低介电常数电介质是改善延迟的主要因素.而对于长程互连(>10mm ),低电阻率材料成为改善延迟的主要因素.
3 互连串扰
串扰是由互
连线之间的电磁相互作用引起的.当串扰电压超过器件的阈值
电压时,将导致逻辑判断失误.此外,由于串扰引起漏电流而使功耗增加.
本文采用如图3所示的“集总参数”模型来近似模拟串扰问题,基于此模型,模拟了串扰与互连线材料、电介质材料及互连线几何结构之间的关系.图3所示曲线是当串扰达到
50%时还允许采用的最大W/P 值,图4(a )表明采用低介电
常数电介质和低电阻率金属可以增大W/P 范围.其中低介
电常数电介质起主要作用.随着互连线的加长,为了保证串扰低于50%,W/P 值必须相应的降低.图4b 表明W/P 取值的允许范围应随着互连线厚度的增加而相应减小.
图3 用于模拟计算互连中串扰的电路模型
图4 (a )当串扰达到50%时,W/p 的取值范围与互连线长度的
关系.(T =015μm );(b )当串扰达到50%时,W/p 的取值范
围与互连线长度的关系.(εlow 2k =015εSiO 2,不同厚度的Cu 金属布线)
4 结论
本文对不同条件下金属互连的延迟和串扰进行了数值模
拟.模拟结果表明:
(1)为同时满足时间延迟和串扰的要求,优化的互连几何
参数可选择为:W/P =015～016.结构中:P =015μm ,H =1μm ,
H 为互连线与基底之间的距离,T 可取值为013～016μm .
(2)对于短程互连,低介电常数材料是降低延迟的主要因素.而低电阻率材料则在长程互连结构中对改善延迟起主要
作用.对于同一种金属布线,采用εlow 2k =015εSiO 2以后,延迟将被改善20～30%.对于一10mm 长的互连结构,与Al 金属εSiO
2介质相比较,延迟在Al 金属εlow 2k 介质,Cu 金属εSiO 2介质和Cu 金属εLow 2k 介质三种不同情况下分别可改善32%,35%和57%.
(3)为了减少串扰,选取低介电常数电介质比选取低电阻率金属更为重要.而且此关系随着互连线的加长而越加显著.
上述模拟结果为0125μm 或0118μm 特征尺寸工艺的互连
布线设计提供有价值的参考.参考文献
[1] H.B.Bakoglu ,J.D.M eeindl.Optimal interconnection circuits for V L 2
3
41第 5 期
阮 刚:V LSI 电路中互连线的延迟及串扰的数值模拟
SI.IEEE T rans.E lectron Devices ,1985,32:903～909
[2] G.K.Rao.Multilevel interconnect technology ,M cG raw 2Hill ,1993[3] K.C.Saraswat ,F.M ohammadi.E ffect of scaling of interconnections on
the time delay of V LSI circuits.IEEE T rans.on E lectron Devices ,1982,29:645～650
[4] D.S.G ardneer ,J.D.M eindl ,K.C.Saraswat.Interconnection and elec 2
trom igration scaling theory.IEEE T rans.E lectron Devices ,1987,34:633～643
[5] R.S treiter ,T.G essner ,H.W olf.G eomatrical optim ization of multilevel
interconnects using cu and low k dielectrics ,m icroelectronic engineer 2ing ,1997,33:429～436
[6] H.B.koglu.Circuits ,Interconnections ,and Packaging for V LSI ,Read 2
ing ,M A :Addis on 2wesey ,1990
[7] S.R.W ils on ,J.L.Freeman ,et al.A four 2metal layer ,high performance
interconnect system for bipolar and BiC M OS circuits.S olid S tate T ech 2nology ,1991,34:67～
71
阮 刚 教授,博士生导师,上海电子学会副理事长.1960年研制成功我国第一批锗固体电路.1983年10月至1985年1月为美国伊里诺大学访问学者,1992年8月至1993年8月为新加坡南洋理工大学访问教授,1996年7月起,为德国
Chemnitz 技术大学访问教授.已在国内外发表学
术文章180余篇,译著3本.目前从事V LSI/U LSI
工艺、器件及电路的模型和模拟研究以及半导体新器件的物理研究
.
肖 夏 1989～1993天津师范大学物理专业,获学士学位.1993～1996天津师范大学凝聚态物理专业,获硕士学位.1997年至今,德国
Chemnitz 技术大学微电子专业,博士研究生.现
进行U LSI 电路的互连研究.
电子学报 2000年第5期 Acta Electronica Sinica No.5 2000
(总期194期) (Monthly ) (Serie s No.194)
主办单位 中国电子学会 Published by the Chinese Institute of E lectronics ,Beijing
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441 电 子 学 报2000年
串扰机理详解 串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。这种干扰是由于两条信号线间的耦合，即信号线之间互感和互容耦合引起的。容性耦合（当干扰源产生的干扰是以电压形式出现时，干扰源与信号电路之间就存在容性（电场）耦合，这时干扰电压线电容耦合到信号电路，形成干扰源）引发耦合电流，而感性耦合（当干扰源是以电流形式出现的，此电流所产生的磁场通过互感耦合对邻近信号形成干扰）则产生耦合电压。由于自身的逻辑电平发生变化，对其他信号产生影响的信号线称为“攻击线”（Aggressor），即干扰线。受到影响而导致自身逻辑电平发生异常 的信号连线我们称为“牺牲线”（Victim），即被干扰线。串扰噪声从干扰对象上通过交叉耦合到被干扰对象上，表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的 信号。 图5-1中如果位于A点的驱动源称为干扰源（Aggressor），则 位于D点的接收器称为被干扰对象（Victim），A、B之间的线网称 为干扰源网络，C、D之间的线网称为被干扰对象网络；反之，如果 位于C点的驱动源称为干扰源，则位于B点的接收器称为被干扰对象，C、D之间的线网称为干扰源网络，A、B之间的线网称为被干扰对象网络。 图5-1 串扰中的干扰源与被干扰对象 当干扰源状态变化时，会在被干扰对象上产生一串扰脉冲，在高速系统中，这种现象很普遍。例如，当干扰源的信号有上升沿跳变（从0到1），而被干扰源保持为0电平，通过两者之间的交叉耦合电容，在被干扰源上就会产生一个短时的脉冲干扰，如图5-2.a所示。类似的，在干扰源上有一个上升沿跳变（从0到1），而在被干扰源上有
分类材料电导率 导体铝、金、钨、铜等105S ·cm -1 第二章IC 制造材料、结构与理论 2.1 集成电路材料 1 半导体硅、锗、砷化镓、 磷化铟等10-9~102S ·cm -1 绝缘体SiO 2、SiON 、Si 3N 4等10-22~10-14S ·cm -1IC 的衬底材料----构建复杂的材料系统、固态器件、集成电路 IC 的基本元件是依据半导体特性构成的
半导体特性： 掺入杂质可改变电导率---制造不同的半导体材料 热敏效应---热敏器件、热稳定性下降 光电效应---光敏电阻、光电晶体管、光电耦合器 注入电流----发光，可制造发光二极管和激光二极管。 2
2.1.1 硅(Si) ?基于硅的多种工艺技术： 双极型晶体管（BJT ） 结型场效应管（J-FET ）3P 型、N 型MOS 场效应管 双极CMOS （BiCMOS ） ?来源丰富、技术成熟、集成度高、晶圆尺寸大、芯片速度快、价格低廉?占领了90％的IC 市场
2.1.2 砷化镓(GaAs) ?具有更高的载流子迁移率， 和近乎半绝缘的电阻率 能工作在超高速超高频 4 ?GaAs 的优点: 电子迁移率高，f T 达150GHz ，毫米波、超高速电路 导带价带位置—电子空穴直接复合--可制作发光器件LED\LD\OEIC—光纤数字传输禁带宽度—载流子密度低--更高的温度/更好的抗辐射性能 兼顾速度与功耗，在微米毫米波范围内GaAs IC 处于主导地位 ?GaAs IC 的三种有源器件: MESFET, HEMT 和HBT
2.1.3磷化铟(InP) ?能工作在超高速超高频 ?三种有源器件: MESFET, HEMT和HBT ?电子空穴直接复合—发光器件、OEIC ?GaInAsP/InP系统发出激光波长0.92-1.65um 覆盖了玻璃光纤的最小色散（1.3um）和最小衰减 （1.55um）的两个窗口，广泛应用于光纤通信系统中。 ?技术不够成熟 5
实验一：传输线理论 * （Transmission Line Theory） 一. 实验目的： 1.了解基本传输线、微带线的特性。 2.利用实验模组实际测量以了解微带线的特性。 3.利用MICROWAVE软件进行基本传输线和微带线的电路设计和仿真。 二、预习容： 1．熟悉微波课程有关传输线的理论知识。 2．熟悉微波课程有关微带线的理论知识。 项次设备名称数量备注 1 MOTECH RF2000 测量仪1套亦可用网络分析仪 2 微带线模组1组RF2KM1-1A, 3 50Ω BNC 连接线2条CA-1、CA-2 (粉红色) 4 1MΩ BNC 连接线2条CA-3、CA-4（黑色） 5 MICROWAVE软件1套微波电路设计软件 四、理论分析： （一）基本传输线理论 在传输线上传输波的电压、电流信号会是时间及传输距离的函数。一条单位长度传输线的等效电路可由R、L、G、C等四个元件来组成，如图1-1所示。 假设波的传播方向为＋Z轴的方向，则由基尔霍夫电压及电流定律可得下列二个传输线方程式： ) ( ) ( ) ( ) ( ) (2 2 2 = + - - -z V LG RC j z V LC RG dz z V d ω ω ) ( ) ( ) ( ) ( ) (2 2 2 = + - - -z I LG RC j z I LC RG dz z I d ω ω 图1-1单位长度传输线的等效电路
此两个方程式的解可写成： z z e V e V z V γγ--++=)( (1-1) ，z z e I e I z I γγ--+-=)((1-2) 其中V +,V -,I +,I - 分别是信号的电压及电流振幅常数，而+、-则分别表示+Z ，-Z 的传输方向。γ则是传输系数（propagation coefficient ），其定义如下： ))((C j G L j R ωωγ ++= (1-3) 而波在z 上任一点的总电压及电流的关系则可由下列方程式表示： I L j R dz dV ?+-=)(ω V C j G dz dI ?+-=)(ω (1-4) 式（1-1）、（1-2）代入式（1-3）可得： C j G I V ωγ +=++ 一般将上式定义为传输线的特性阻抗（Characteristic Impedance ）——Z O ： C j G L j R C j G I V I V Z O ωωωγ++=+===--++ 当R=G=0时，传输线没有损耗（Lossless or Loss-free ）。因此，一般无耗 传输线的传输系数γ及特性阻抗Z O 分别为： LC j j ωβγ== ， C L Z O = 此时传输系数为纯虚数。大多数的射频传输线损耗都很小；亦即R<<ωL 且G<<ωC 。所以R 、G 可以忽略不计，此时传输线的传输系数可写成下列公式： βαωγj C G L R LC LC j +=?? ? ??++≈2 （1-5） 式（1-5）中与在无耗传输线中是一样的，而α定义为传输线的衰减常数（Attenuation Constant ）,其公式分别为： LC j ωβ=， )(2 1 2o o GZ RY C G L R LC +=??? ??+= α 其中Y 0定义为传输线的特性导纳(Characteristic Adimttance), 其公式为： L C Z Y O O == 1 （二）负载传输线（Terminated Transmission Line ）
集成电路中器件互联线的研究 王锴 摘要：集成电路的互连线问题当今集成电路领域的一个研究热点,随着半导体器件和互连线尺寸的不断缩小,越来越多的关键设计指标，如性能、抗扰度等将主要取决于互连线,或受互连线的严重影响。为了加强对于互连线技术的了解和对互连线问题的进行研究,文章讨论了互连线发展的缘由和互连线材料。 关键词：:超大规模集成电路互连线问题建模金属互连线 1引言 集成电路工业作为信息产业的基础,对国民经济和社会发展产生着日益重要的影响。而在集成电路发展的大部分时间里，芯片上的互连线几乎总像是“二等公民”，它们只是在特殊的情形在或当进行高精度分析时才以予考虑。随着深亚微米半导体工艺的出现，这一情形已发生了迅速的变化。由导线引起的寄生效应所显示的尺寸缩小特性并不与如晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的提高，它们常常变得非常重要。事实上它们已经开始支配数字集成电路一些相关的特性指标，如速度、能耗和可靠性。这一情形会由于工艺的进步而更加严重，因为后者可以经济可行地生产出更大尺寸的芯片，从而加大互连线的平均长度以及相应的寄生效应。因此仔细深入得分析半导体工艺中互连线的作用和特性不仅是人们所希望的，也是极为重要的。这使得互连线影响、或以互连线为中心的集成电路设计方法学和计算机辅助设计技术成为了集成电路领域的研究热点。2 集成电路互连线发展缘由 一般认为，硅材料的加工极限是10nm 线宽。我们都知道，从工艺水平来看，集成电路发展实现了从微米级别（0.5um，0.35um，0.18um，0.13um）到纳米级别（100nm，90nm，65nm，45nm，28nm，22nm）的跨越。目前Intel、Samsung、TSMC等跨国跨地区企业先后进入22nm工业化量产工艺节点。随着集成电路向超深亚微米的迈进，即制造工艺由已经可以规模量产的28nm 进一步朝22nm，18nm提升，并向10nm逼近时，摩尔定律在集成电路技术发展中的适用性开始受到挑战。 由于器件特征尺寸的进一步微缩，虽然电路的门延迟减小，但是特征尺寸的减小将导致互连引线横截面和线间距的减小。互连线的横截面和间距的减小，将不可避免的使得互连延迟效应变得更加严重。为了应对特征尺寸进一步缩小而带来的互连延迟的问题，产业界开始通过研发新材料、新结构、
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
传输线的反射干扰分析 一.引言 在微机系统中，接口与其它设备之间的连接要通过一定长度的电缆来实现，在计算机内部，印制电路板之间需要通过焊接线来连接。在一些其它的脉冲数字电路中也存在这类事的问题。脉冲信号包含着很多的高频成分，即使脉冲信号本身的重复频率并不十分高，但如果前沿陡峭，在经过传输通道时，将可能发生信号的畸变，严重时将形成振荡，破坏信号的正常传输和电路的正常工作。脉冲信号的频率越高，传输线的长度越长，即便问题越严重。 二.传输线的反射干扰及其造成的危害 任何信号的传输线，对一定频率的信号来说，都存在着一定的非纯电阻性的波阻抗，其数值与集成电路的输出阻抗和输入阻抗的数值各不相同，在他们相互连接时，势必存在着一些阻抗的不连续点。当信号通过这些不连续点时便发生“反射”现象，造成波形畸变，产生反射噪声。另外，较长的传输线必然存在着较大的分布电容和杂散电感，信号传输时将有一个延迟，信号频率越高，延迟越明显，造成的反射越严重，信号波形产生的畸变也就越厉害。这就是所谓的“长线传输的反射干扰”。对于TTL器件来说，“过冲”超过6V时，对器件输入端的P-N结就有造成损坏的可能。同时从3V～-6V的大幅度下降，将会对邻近的平行信号产生严重的串扰，且台阶将造成不必要的延时，给工作电路造成不良的后果。一旦形成震荡，危害就更严重，这种振荡信号将在信号的始端和终端同时直接构成信号噪声，从而形成有效的干扰。 三.信号传输线的主要特性及阻抗匹配 1.信号传输线的特征阻抗 对于计算机及数字系统来说，经常使用的信号传输线主要有单线(含接连线和印制线等)、双绞线、带状平行电缆、同轴电缆和双绞屏蔽电缆等。传输线的特性参数很多，与传输线的反射干扰有关的参数主要有延迟时间和波阻抗。一般说来，反显得信号延迟时间最短，同轴电缆较长，双绞线居中，约为6ns/m。波阻抗为单线最高，约为数百欧，双绞线的波阻抗，双绞线的波阻抗一般在100Ω-200Ω之间，且绞花越短，波阻抗越低。从抗干扰的角度讲，同轴电缆最好，双绞线次之，而带状电缆和单线最差。 2.阻抗的匹配 当传输线终端不匹配时，信号被反射，反射波达到始端时，如始端不匹配，同样产生反射，这就发生了信号在传输线上多次往返反射的情况，产生严重的反射干扰。因此要尽可能做到始端和终端的阻抗匹配，是抑制反射干扰的有效途径。为此，确定“长线”的最佳长度是至关重要的。 在实际实践中，一般以公式的经验来决定实际电路信号传输线的最大允许不匹配长度(也即“长线”界限)。其中，为电路转换边沿的平均宽度，对于常用的中速TTL电路，取15ns，为传输线的延迟时间。可以计算出，其最大允许匹配长度分别为1m，0.6m和0.4m，否则应考虑阻抗匹配。对于高速运行的ECL器件，由于其传输时间只有4ns-5ns，故传输长度一般超过20cm时，就应考虑匹配问题。 阻抗匹配的方法可以分为始端阻抗匹配和终端阻抗匹配。 始端阻抗匹配的方法是在电路的输出端，即传输线的输入端串接一个电阻R，使电路的输出电阻(对TTL而言分别为14R和135R)与所用传输线的波阻抗(如双绞线典型波阻抗为130R)相近似，。这种方法简单易行，波形畸变也较小。但由于电流流经，使在线低压电平上升，从而降低信号低电平的噪声容限。一般规定低电平的升高要小于0.2V,为此应考虑减少负载们的个数来减小电阻R上的电压降。 无源终端匹配可以在接收端的逻辑门的输入端，即传输线的终端并联一个电阻，其阻值应近似等于传输线的波阻抗，。这种方法一般仅限于发送端采用功率驱动门的场合，如用普通
UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )
第3章集成电路中的器件结构 3．1 电学隔离的必要性和方法 第2章中给出了二极管、双极型晶体管和MOS场效应晶体管的截面剖图(见图2—14、图2—19和图2—31)。图中显示了这些器件的主要特征，但这种结构不能直接用于集成电路之中，在集成电路中它们的结构要复杂得多。 一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件，而且它们都是做在一个硅芯片上，即共有同一个硅片衬底。因此，如果不把它们在电学上一一隔离起来，那么各个元器件就会通过半导体衬底相互影响和干扰，以至整个芯片无法正常工作，这是集成电路设计和制造时首先要考虑的问题。为此要引入隔离技术，然后在隔离的基础上根据电路要求把相关的各元器件端口连接起来，以实现电路的功能。 在现代集成电路技术中，通常采用以下两种电学隔离方法：①通过反向PN结进行隔离；②采用氧化物(二氧化硅)加以隔离。这两种方法能较好地实现直流隔离，其缺点是都会增加芯片面积并引入附加的电容。 现以MOS管为例说明反向PN结的隔离作用。如在一个硅片衬底上有两个N沟 MOS管，其结构与PN结的隔离作用见图3～1。 图3一l PN结隔离作用 在每个N沟MOS管的源与衬底之间加一负偏压或将两者直接短路后接地，就可防止电流流向衬底。同时由于两管的漏端总是处于正电压，漏与衬底结处于反向，沟道与衬底之间也形成一反向结，因此两个MOS管之间在电学上也就被隔离。 这是MOS场效应晶体管在结构上的一个固有优点，即可以利用MOS管本身的PN结实现隔离而不需增加新的PN结。 对于双极型晶体管常采用氧化物隔离方法，即在形成三极管区域的四周构筑一隔离环，该隔离环为二氧化硅绝缘体，因而集成电路中的各个三极管之间，以及各三极管与其他元件(如电阻、电容等)之间是完全电隔离的。氧化物隔离的示意图见图3—2。图中有两个三极管，每个三极管四周被二氧化硅所包围，因而这两个三极管在电学上完全被隔离，其横截面图将示于3．3节中
《射频电路》期末答辩题目:传输线理论
随着科学技术的飞速发展，微波技术被广泛应用于工业，农业，生物医学，军事，气象探测，遥感遥测，交通管制以及各种通信业务中，学科之间的相互渗透不断加剧，在其他学科中应用微波理论和技术进一步深入研究的范例不断增多。传输线作为传输电磁波的导波系统，对电磁波的传输性能直接关系到电磁波信息能量的传送，越来越受到人们的重视，成为了很有意义的研究对象。但是电磁波在传输线的传播比较抽象，有必要对其进行形象化、直观化研究。 TEM波场对应于电场有一电压波，对应于磁场有一电流波。本次毕业设计针对常用的均匀有耗和无耗传输线，运用分布参数电路法，建立传输线等效电路，即“化场为路”，学习了传输线方程及其解，得出：传输线的电压、电流具有波的形式，由向负载方向传输的入射波和向波源传输的反射波，这两列波叠加。并且对这一特性进行了MATLAB仿真，在代码中通过改变负载阻抗的大小使均匀传输线分别工作在行波状态，驻波状态和行驻波状态，观察并验证电压（电场）和电流（磁场）特性，仿真结果与理论很吻合。有助于对传输线特性的进一步理解。 关键字：传输线微带线特性阻抗终端条件
With the rapid development of science and technology, microwave technology is widely used in industry, agriculture, biomedicine, military, meteorological observation, remote sensing telemetering, with the rapid development of science and technology, microwave technology is widely used in industry, agriculture, biomedicine, military, meteorological observation, remote sensing telemetering, traffic control, as well as a variety of communication services rising discipline the mutual infiltration between, theory and application of microwave technology in other disciplines further in-depth study to the rising number of examples. Transmission line as the transmission of electromagnetic wave guided wave system, the electromagnetic wave transmission performance is directly related to the electromagnetic wave information of energy transmission, more and more get people's attention, has become a very meaningful research object. But the spread of electromagnetic waves on transmission lines are abstract, it is necessary to carry out its visualization, visualization research. TEM wave field corresponds to the electric field has a voltage wave, there is a current wave corresponds to the magnetic field. The graduation design in view of the common uniform lossy and no loss of transmission lines, using the method of distributed parameter circuit, build a transmission line equivalent circuit, namely "field to road", the study of transmission line equation and its solution, it is concluded that: transmission line voltage and current wave form, by the direction of the load transmission of incident wave and the waves transmission of reflected wave, the wave superposition. And has carried on the MATLAB simulation, to this feature in the code by changing the size of the load impedance of the uniform transmission line work on wave state respectively, standing wave state line and standing wave state, observe and verify voltage (electric) and current (magnetic) characteristics, the simulation result in accordance with the theory. Help to the further understanding the characteristics of the transmission line. Key words: transmission line microstrip line characteristic impedance Terminal condition
教你认识如何看懂集成电路的线路图 集成电路应用电路图功能集成电路应用电路图具有下列一些功能： ①它表达了集成电路各引脚外电路结构、元器件参数等，从而表示了某一集成电路的完整工作情况。 ②有些集成电路应用电路中，画出了集成电路的内电路方框图，这时对分析集成电路应用电路是相当方便的，但这种表示方式不多。 ③集成电路应用电路有典型应用电路和实用电路两种，前者在集成电路手册中可以查到，后者出现在实用电路中，这两种应用电路相差不大，根据这一特点，在没有实际应用电路图时可以用典型应用电路图作参考，这一方法修理中常常采用。 ④一般情况集成电路应用电路表达了一个完整的单元电路，或一个电路系统，但有些情况下一个完整的电路系统要用到两个或更多的集成电路。 .集成电路应用电路特点集成电路应用电路图具有下列一些特点： ①大部分应用电路不画出内电路方框图，这对识图不利，尤其对初学者进行电路工作分析时更为不利。 ②对初学者而言，分析集成电路的应用电路比分析分立元器件的电路更为困难，这是对集成电路内部电路不了解的原缘，实际上识图也好、修理也好，集成电路比分立元器件电路更为方便。 ③对集成电路应用电路而言，大致了解集成电路内部电路和详细了解各引脚作用的情况下，识图是比较方便的。这是因为同类型集成电路具有规律性，在掌握了它们的共性后，可以方便地分析许多同功能不同型号的集成电路应用电路。 .集成电路应用电路识图方法和注意事项分析集成电路的方法和注意事项主要有下列几点：(1)了解各引脚的作用是识图的关键了解各引脚的作用可以查阅有关集成电路应用手册。知道了各引脚作用之后，分析各引脚外电路工作原理和元器件作用就方便了。例如：知道①脚是输入引脚，那么与①脚所串联的电容是输入端耦合电路，与①脚相连的电路是输入电
几种常见集成电路的电路结构图及说明 本文简单介绍了四种基本集成电路。 数字电路 数字电路处理的是离散的非连续的电信号（称为数字信号）。研究数字电路就是要研究数字信号的产生，放大、整形、传送、控制、记忆和计数等问题。数字电路主要有以下两个特点：第一，数字电路的工作信号是不连续的数字信号，它在电路中只表现为信号的有、无或电平的高，低。所以，数字电路中的晶体管多工作在开关状态，即晶体管要么是"饱和"，要么是"截止"，而"放大"只是过渡状态。由于数字电路工作时只要求能可靠地判别信号的有、无或电平的高、低两种状态，因此电路对精度的要求不高，适于集成化。第二，数字电路研究的对象是电路的输出与输入之间的逻辑关系，其处理的主要波形如下图： 模拟电路 模拟电路是研究在时间上数值大小其过程是连续的一种物理量。主要应用在完成信号放大处理的驱动终端负载等领域。主要方法是工作点的设置。工具有图解法及结算法。通过对模拟电路的设计又以完成对各种信号的处理需求：如宇宙飞船发回的信号进行数万倍的放大，其要处理波形如下图： 微分电路 电路结构如图，微分电路可把矩形波转换为尖脉冲波，此电路的输出波形只反映输入波形的突变部分，即只有输入波形发生突变的瞬间才有输出。而对恒定部分则没有输出。输出的尖脉冲波形的宽度与R*C有关（即电路的时间常数），R*C越小，尖脉冲波形越尖，反之则宽。此电路的R*C必须远远少于输入波形的宽度，否则就失去了波形变换的作用，变为一般的RC耦合电路了，一般R*C少于或等于输入波形宽度的1/10就可以了。
积分电路 电路结构如图，积分电路可将矩形脉冲波转换为锯齿波或三角波，还可将锯齿波转换为抛物波。电路原理很简单，都是基于电容的冲放电原理，这里就不详细说了，这里要提的是电路的时间常数R*C，构成积分电路的条件是电路的时间常数必须要大于或等于10倍于输入波形的宽度。
第三章传输线理论 本章的目的是概述由集总电路向分布电路表示法过度的物理前提。在此过程中，推导出一个最有用的公式：一般的射频传输线结构的空间相关阻抗表示公式。正如我们知道的，频率的提高意味着波长的减小，该结论用于射频电路，就是当波长可与分立的电路元件的几何尺寸相比拟时，电压和电流不再保持空间不变，必须把它们看做是传输的波。因为基尔霍夫电压和电流定律都没有考虑到这些空间的变化，我们必须对普通的集总电路分析进行重大的修改。本章重点介绍传输线理论，首先介绍传输线理论的实质，再介绍常用的几种传输线，其中重点介绍微带传输线，以及一般的传输线方程及阻抗的一般定义公式。 3.1传输线的基本知识 传输微波能量和信号的线路称为微波传输线。本节主要介绍传输线理论的实质以及理论基础 3.1.1传输线理论的实质 传输线理论是分布参数电路理论，它在场分析和基本电路理论之间架起了桥梁。随着工作频率的升高，波长不断减小，当波长可以与电路的几何尺寸相比拟时，传输线上的电压和电流将随着空间位置而变化，使电压和电流呈现波动性，这一点与低频电路完全不同。传输线理论用来分析传输线上电压和电流的分布，以及传输线上阻抗的变化规律。在射频阶段，基尔霍夫定律不再成立，因而必须使用传输线理论取代低频电路理论。 现在举例说明：分析一个简单的电路，该电路由内阻为R1的正弦电压源V1通过1.6cm的铜导线与负载电阻R2组成。电路图如下： 图3.1 简单电路
并且我们假设导线的方向与z轴方向一致，且它们的电阻可以忽略。我们假设振荡器的频率是1MHz，由公式 (3.1) 10m/s, rε=10, rμ=1 因此可以得到波长其中是相速度，=9.49×7 λ=94.86m.连接源和负载的1.6cm长的导线，在如此小的尺度内感受的电压空间变化是不明显的。 但是当频率提高到10GHz时情况就明显的不同了，此时波长降低到λ=p v/10 10=0.949cm，近似为导线长度的2/3，如果沿着1.6cm的导线测量电压，确定信号的相位参考点所在的位置是十分重要的。经过测量得知电压随着相位参考点的不同而发生很大的不同。 现在我们面临着不同的选择，在上图所示的电路中，假设导线的电阻可以忽略，当连接源和负载的导线不存在电压的空间变化时，如低频电路情况，才能有基尔霍夫电压定律进行分析。但是当频率高到必须考虑电压和电流的空间特性时，基尔霍夫电路定律将不能直接用。但是这种情况可以补救，假如该线能再细分为小的线元，在数学上称为无限小长度在该小线元上假定电压和电流保持恒定值。对于每一段小的长度的等效电路为： 图3.2 微带线的等效电路 但是具体到什么时候导线或者分立元件作为传输线处理，这个问题不能用简单的数字还给以确切的回答。从满足基尔霍夫要求的集总电路分析到包含有电压和电流的分布电路理论的过度与波长有关。此过度是在波长变得越来越与电路的平均尺寸可比拟的过程中，逐渐发生。根据一般的科研经验，当分立的电路元件平均尺寸长度大于波长的1/10时，就应该用传输线理论。例如在本例中1.6cm的导线我们能估算出频率为：
材料与器件櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶 Materials and Devices DOI ：10.3969/j.issn.1003－353x.2011.11.003 基金项目：国家科技重大专项资助项目（2011ZX02705－004） 集成电路互连线用高纯铜靶材及相关问题研究 高岩1，2，王欣平1，2，何金江1，2，董亭义1，2，蒋宇辉1，2，江轩 1，2 （1.北京有色金属研究总院，北京100088； 2.有研亿金新材料股份有限公司，北京102200）摘要：随着半导体技术的发展，芯片特征尺寸缩小到深亚微米和纳米时，铜互连技术在集成电路的设计和制造中成为主流技术，从而对高纯铜靶材的要求越来越高。从靶材制造的角度利用材料学的知识对铜靶材的晶体结构、纯度、致密度、微观组织及焊接性能等方面作了分析，并且较全面地分析了可能影响靶材溅射性能的很多关键因素，从而为靶材供应商和集成电路制造商对于铜靶材的了解搭建了桥梁，为进一步开发超大尺寸的高纯铜靶材打下基础。 关键词：集成电路IC ；互连线；焊接强度；铜靶材；溅射中图分类号：TG146.11 文献标识码：A 文章编号：1003－353X （2011）11－0826－05 Research on Copper Sputtering Targets in ULSI and Related Problems Gao Yan 1，2，Wang Xinping 1，2，He Jinjiang 1，2，Dong Tingyi 1，2，Jiang Yuhui 1，2，Jiang Xuan 1， 2 （1.General Research Institute for Non-Ferrous Metals ，Beijing 100088，China ； 2.GRIKIN Advanced Materials Co．，Ltd．，Beijing 102200，China ） Abstract ：With the development of semiconductor technology ，the dimension of CMOS chip reduces into micrometer and nanometer．The technology of copper interconnection is the mainstream technology ，so the requests of the copper target are more and more rigor．From the point of view of the target in manufacture ，crystal structure ，purity ，compact ability ，microstructure and bonding of copper target capability are analyzed ，using the knowledge of material．The key factors influenced the performances of target sputtering are analyzed．A bridge between the copper target provider and the factory of CMOS chip is put up ，and the base for the next generation copper targets is built． Key words ：integrated circuit （IC ）；interconnection ；solder strength ；copper target ；sputter EEACC ：0530 0引言 随着集成电路特征尺寸的不断减小，互连线的 RC 延时成为影响电路速度的主要问题。因此，寻找电阻率较低的导电材料和介电常数较低的介质材料成为超大规模集成电路工艺的一大发展方向。因此铜材料成为替代铝材料的最优选择。 铜布线与铝布线相比有如下优点：铜的电阻率比铝低；铜导电性好，易冷却，在较大温度范围内 保持好的可靠性；铜与低介电常数（k ≤3）材料的结合要比铝与SiO 2（k =4）的结合好，它能减少IC 布线的层数；铜布线能提高IC 芯片的速度，在逻辑IC 中速度可提高4倍；铜布线工艺步骤少，能降低成本，一般铜布线制造成本是铝布线的70% 80%等。因此，铜布线替代铝布线是一种发展趋势 ［1］ 。 目前，世界上生产130nm 逻辑器件的公司大多数使用的是铜互连工艺，所淀积的铜质量的好坏直接关系到铜电阻率的大小以及抗电迁移性能的好坏。因此如何在高宽比越来越大的深亚微米刻槽中
【集成电路(IC)】电子专业术语英汉对照加注解 电子专业英语术语 ★rchitecture（结构）：可编程集成电路系列的通用逻辑结构。 ★ASIC（Application Specific Integrated Circuit－专用集成电路）：适合于某一单一用途的集成电路产品。 ★ATE（Automatic Test EQUIPment－自动测试设备）：能够自动测试组装电路板和用于莱迪思ISP 器件编程的设备。 ★BGA（Ball Grid Array－球栅阵列）：以球型引脚焊接工艺为特征的一类集成电路封装。可以提高可加工性，减小尺寸和厚度，改善了噪声特性，提高了功耗管理特性。 ★Boolean Equation（逻辑方程）：基于逻辑代数的文本设计输入方法。 ★Boundary Scan Test（边界扫描测试）：板级测试的趋势。为实现先进的技术所需要的多管脚器件提供了较低的测试和制造成本。 ★Cell-Based PLD（基于单元的可编程逻辑器件）：混合型可编程逻辑器件结构，将标准的复杂的可编程逻辑器件（CPLD）和特殊功能的模块组合到一块芯片上。 ★CMOS（Complementary Metal Oxide Semiconductor－互补金属氧化物半导体）：先进的集成电路★加工工艺技术，具有高集成、低成本、低能耗和高性能等特征。CMOS 是现在高密度可编程逻辑器件（PLD）的理想工艺技术。 ★CPLD（Complex Programmable Logic Device－复杂可编程逻辑器件）：高密度的可编程逻辑器件，包含通过一个中央全局布线区连接的宏单元。这种结构提供高速度和可预测的性能。是实现高速逻辑的理想结构。理想的可编程技术是E2CMOS?。 ★Density （密度）：表示集成在一个芯片上的逻辑数量，单位是门（gate）。密度越高，门越多，也意味着越复杂。 ★Design Simulation（设计仿真）：明确一个设计是否与要求的功能和时序相一致的过程。★E2CMOS?（Electrically Erasable CMOS－电子可擦除互补金属氧化物半导体）：莱迪思专用工艺。基于其具有继承性、可重复编程和可测试性等特点，因此是一种可编程逻辑器件（PLD）的理想工艺技术。 ★EBR（Embedded BLOCk RAM－嵌入模块RAM）：在ORCA 现场可编程门阵列（FPGA）中的RAM 单元，可配置成RAM、只读存储器（ROM）、先入先出（FIFO）、内容地址存储器（CAM）等。 ★EDA（Electronic Design Automation－电子设计自动化）：即通常所谓的电子线路辅助设计软件。 ★EPIC （Editor for Programmable Integrated Circuit－可编程集成电路编辑器）：一种包含在★ORCA Foundry 中的低级别的图型编辑器，可用于ORCA 设计中比特级的编辑。★Explore Tool（探索工具）：莱迪思的新创造，包括ispDS+HDL 综合优化逻辑适配器。探索工具为用户提供了一个简单的图形化界面进行编译器的综合控制。设计者只需要简单地点击鼠标，就可以管理编译器的设置，执行一个设计中的类似于多批处理的编译。 ★Fmax：信号的最高频率。芯片在每秒内产生逻辑功能的最多次数。 ★FAE（Field Application Engineer－现场应用工程师）：在现场为客户提供技术支持的工程师。 ★Fabless：能够设计，销售，通过与硅片制造商联合以转包的方式实现硅片加工的一类半导体公司。
串扰详解 1 串扰问题产生的机理 串扰是信号在传输线上传播时，由于电磁耦合而在相邻的传输线上产生不期望的电压或电流噪声干扰，信号线的边缘场效应是导致串扰产生的根本原因。为了便于分析，下面介绍几个有关的概念。如图1所示，假设位于A点的驱动器是干扰源，而位于D点的接受器为被干扰对象，那么驱动器A所在的传输线被称之为干扰源网络或侵害网络(Agreessor)，相应的接收器D所在的传输线网络被称之为静态网络或受害网络。静态网络靠近干扰源一端的串扰称为近端串扰(也称后向串扰)，而远离干扰源一端的串扰称为远端串扰(或称前向串扰)。由于产生的原因不同将串扰可分为容性耦合串扰和感性耦合串扰两类。 1．1 容性耦合机制 当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场，而受害线处于这个电场里面，所以变化的电场会在受害线上产生感应电流。可以把信号的边沿看成是沿干扰线移动的电流源，在它移动的过程中，通过电容耦合不断地在受害线上产生电流噪声。由于在受害线上每个方向的阻抗都是相同的，所以50％的容性耦合电流流向近端而另50%则传向远端。此外，容性耦合电流的流向都是从信号路径到返回路径的，所以向近端和远端传播的耦合电流都是正向的。对于近端容性耦合串扰，随着驱动器输出信号出现上升沿脉冲，流向近端的电流将从零开始迅速增加，当边沿输入了一个饱和长度以后，近端电流将达到一个固定值。另外，流向近端的耦合电流将以恒定的速度源源不断地流向近端，当上升沿到达干扰线的接收端，此上升沿会被接受吸收，不再产生耦合电流信号，但是受害线上还有后向电流流向受害线的近端，所以近端的耦合电流将持续两倍的传输延迟。 对于远端容性耦合串扰，由于信号的边沿可看成是移动的电流源，它将在边沿的附