Allegro 如何导入网表
一．首先要保证原理图Design rule check 没有问题。
二．从原理图中导出Netlist 。
原理图中Tools->Create Netlist 或者直接点击快捷键
；出来如下图所示选择框，选择网表放
置的文件夹，点击确定。
导出完成后会生成Netlist 文件（共三个文件）。
注意：导出网表时有时候会提示有error ，如果有error 则无法生成网表，需要按提示将error 解决，然后重新导出。
三．从PCB 中导入Netlist 。
1．打开allegro 新建一个.brd 文件。
2．绘制PCB 边框。
选择菜单项Add->Line 。Options 窗口设置如下图所示，Line width(线宽)选择0.15mm 。
然后在工作区域内画出一个PCB边框的区域。
3．设置library路径。
选择Setup->User Preferences，弹出User Preferences Editor 对话框，点击 Paths 前面的‘+’号展开来，再点击Library，需要设置其中三个参数，将封装库添加到目录下，如下图所示。
4．导入网络表。
选择菜单File->Import->Logic，如下图所示。Import dirctionary选择网表放置的文件夹。
点击Import Candence，开始导入。
5．放置元器件。
点击Place->Quickplace菜单，弹出Quickplace对话框，如下图所示。
点击Place 按钮后，元件自动的摆放出来，单击OK 按钮就可以关闭对话框。完成后如下图所示。
至此，网表导入结束。