安装和功能
UltraEdit是一套功能强大的文本编辑器，可以编辑文字、Hex、ASCII 码，可以取代记事本，内建英文单字检查、C++ 及VB 指令突显，可同时编辑多个文件，而且即使开启很大的文件速度也不会慢。软件附有HTML Tag 颜色显示、搜寻替换以及无限制的还原功能，一般大家喜欢用其来修改EXE 或DLL 文件，众多的游戏玩家喜欢用它来修改存盘文件或是可执行文件。
软件名称：UltraEdit-32 10.10c
软件大小：2908KB
软件语言：英文
软件类别：共享版/编辑软件
运行环境：Win9x/Me/NT/2000/XP
软件的安装很简单，一步一步安装下去就可以了，不过中间可能要在网上下载一部分东西。安装完毕之后，启动软件的界面如下：
图1 Ultraedit 界面
Ultraedit 是一个文本编辑器软件，启动速度很快，体积小巧，占用内存较少，编辑功能强大全面。为了更好地介绍它功能，我们分普通功能与特色功能介绍。
（一）普通功能
普通功能就是指它作为一个文本工具所应该具有的功能。
图2 菜单栏
File菜单：打开，保存文件等常见的操作。
Edit 菜单：恢复/重复操作、剪切和拷贝及粘贴、多项选择、多项删除等全面的编辑功；
Date/Time 能在文章中自动加入日期；Toggle Word-Wrap 是类似Word 的自动换行功能。
Search 菜单：提供了查找、替换功能，换行定位、书签标记、字数统计功能。
Window 菜单：可以将多个编辑框进行有序排列，并在它们之间随意切换，也可通过直接点击编辑框上的标签在各个文本间切换；Show File In Browser 将直接启动默认浏览器，查看用HTML 语言所编辑的网页的实际效果；直接拖放、文件长度不限制等常规功能。（二）特色功能
1、Read Only：可以将正在阅读的文件设成只读属性，防止对重要文件进行误操作；
2、拼写检查：EditSpell Check提供的拼写检查功能相当好使，感觉很像Word。利用单词库，UltraEdit-32能检查文章中的每个单词，如单词库中不包含所书写的单词，会弹出对话框让用户作出相应处理：改正错词或添加新单词。
在第一次使用拼写检查时，如果UltraEdit-32 报告Error opening dictionary C:PROGRAM FILESULTRAEDTssceam.tlx，这是因为UltraEdit-32 没有找到配套的字典文件*.tlx所至。UltraEdit-32总共支持英文、法文、德文、西班牙文等八种文字拼写检查，但是需要你下载安装相应的字典文件。
3、Web 列表功能：这是其他文本编辑工具所不具备的，UltraEdit-32 的这个功能可以很好地对你本机或者通过局域网映射的Web 站点发布文件进行编辑，大大方便了我们这些经常更新站点的同志，好功能。
4、支持多种文件格式：UltraEdit-32 支持的文件包括：*.TXT、*.DOC、*.BAT、*.INI、
C 语言源程序*.C和*.CPP、头文件*.H 和*.HPP、HTML/Java 语言*.HTML、*.HTM、*.JAVA、*.JAV，基本上覆盖了所有的常见文件类型。如果你想让UltraEdit-32 支持新类型的文件，可以在AdvancedConfiguration…File Associations 中添加。如果采用默认安装，鼠标右键中会自动添加UltraEdit-32 项。
使用FileConversions 可以展开UltraEdit-32 的文本格式转换菜单，提供了在UNIX/MAC 与DOS、EBCDIC 与ASCII、OEM 与ANSI 之间文本的相互转换。
5、宏功能：Macro 菜单下提供了丰富的宏功能处理：宏记录、宏编辑、宏调用等，可以简化文本编辑中经常重复的操作，提高效率。
6、颜色显示：UltraEdit-32 附有HTML Tag 颜色显示功能，能够对所编辑的文件的标识起到很重要的作用。
7、点击DOS Command（热键F9）会弹出DOS 命令框，可以运行DOS 指令。如果指令运行后有输出结果，如DIR、MEM、Chkdsk等指令，这些结果便会输出到UltraEdit-32 的编辑框中。可以使用UE 的此项功能截取DOS 下的文本信息。
8、点击Run Windows Program（热键F10）会弹出Windows 程序调用框，可以调用Windows 应用程序。如果程序有输出结果，同DOS 命令框一样，这些结果也会输出到UE 的编辑框去。
9、十六进制编辑模式：现在玩家对Windows95 下的游戏进行静态修改时，都喜欢以UltraEdit-32 作为首选工具。使用EditHex Edit 将以十六进制显示文件，最右边是ASCII 码形式，UE 的这项功能可以代替DOS 下PC Tools 的位置。
10、v8.0 版本增加了许多更新的功能：支持功能列表搜索；整合支持HTML Tidy；不同项目使用不同工具；功能列表排序选择；允许在工程中添加一组文件；可以不生成临时文件就直接对文档进行操作；添加Copy-append 和Cut-append 等剪贴板增强功能；提供文本颜色选择；模板增加到了50 个。
功能二
UltraEdit文件添加与格式转换：UltraEdit支持的文件包括：*.txt、*.doc、*.Bat、*.ini、（C语言源程序）*.c和*.cpp、头文件*.h和*.hpp、HTML语言*.html和*.htm、JAVA语言*.java和*jav，这些文件类型基本覆盖了所有的常见文件类型。我们还可以让UltraEdit打开指定类型的文件，添加方法为：单击“Advanced”菜单，选“configuration”，在“File Association”选项卡中可以的添加新的文件类型。单击“File”菜单下的“Conversions”可以展开UltraEdit的文本格式转换菜单，这里提供了UNIX/MAC与DOS、EBCDIC与ASCII、OEM与ANS等之间文本的相互转换，如图：
图3 格式转换
UltraEdit宏功能：在Macro菜单下，提供了丰富的宏功能处理：宏记录、宏编辑、宏调用等，可以简化文本编辑中经常重复的操作，以提供使用效率。
图4 宏功能
UltraEdit字体显示：UltraEdit可以支持系统里安装的所有字体，包括中文Windows和其它外挂字体--RichWin、中文之星等软件中所提供的。如果要选择显示屏幕字体，可以单击“View”菜单，从中选择“Set Font”命令，如果要设置打印字体，可以选择“Set Printer Font”命令。
图5 字体设置
UltraEdit命令调用：使用Advanced菜单下的选项，可以在UltraEdit环境下直接调用DOS和Windows命令：单击DOS Command命令（快捷按键F9），会弹出DOS命令框，我们可以在里面运行DOS命令，比如DIR、MEM等。
UltraEdit是一款功能强大的有点过份的文字编辑器，熟练的使用它会带来很大的方便。
准备事项 1.ModelSim试用版下载 2.范例程序下载(史丹佛大学一门课的期末专题Implememtation of Viterbi Decoder：constrain length K=3, code rate R=1/2, register-exchange) 整个project共含7个Verilog程序：system.v (top-level) |-- clkgen.v |-- chip_core.v |-- controller.v |-- spu.v |-- acs4.v |-- acs1.v (或是另外一个Verilog的简单例子，可以从C:\ SynaptiCAD\ Examples\ TutorialFiles\ VeriLoggerBasicVerilo gSimulation\ add4.v and add4test.v) (或是另外一个VHDL的简单例子，可以从C:\ Modeltech_5.7e\ examples\ adder.vhd and testadder.vhd) ModelSim PE /LE /SE 差别在哪? 本篇文章内容主要在教导软件使用，以Verilog程序为范例。假设各位读者已经熟悉Verilog，废话不多说，让我们马上来见识一下ModelSim ... 快速上手四部曲：建立Project、引进HDL Files、Compile、模拟(Simulate/Loading and Run) 1.建立一个新的Project 1-1 第一次执行程序时，可以从[开始] \ [程序集] \ ModelSim SE \ ModelSim；或是执行ModelSim在桌面的快捷方式
平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。
图2.1 ModelSim画面 1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2.2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。
图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Project标签，如图2.4所示。 图2.4 Project标签
3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项： ?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。
使用ModelSim模擬驗證HDL code 1.在模擬前先準備好我們要模擬的電路檔案(Verilog HDL，TestBench,…) 2. 打開ModelSim，新建一個Project，鍵入Project name 按OK。此處我們的library name 為default library name “work”不必更改。 3.然後再加入我們所要模擬的電路檔案(若尚未準備，可開啟新檔案再將code 鍵入)選Add Existing File，將我們已編輯好的檔案加入。 將我們所需要的檔案加入，按Browse選擇我們所需檔案count.v,
count_test.vt)，按下OK。 再將先前所開啟的增加檔案的視窗關閉，按close。 4.按下compile all。
Compile成功沒有顯示出錯誤訊息, 則開始模擬波形 5.按下Simulation, 選擇檔案所在的Library (work), 點選TestBench的Module Name t_Gap_finder 按OK 6.承接上步驟將會跳出以下視窗，若要將所有訊號加入波型中觀察則選擇在 testbench的module name: count_tst按滑鼠右鍵選擇→ Add → Add to Wave。
7.在波型畫面按下Run All開始模擬 跑完後會跳出下面視窗選擇否則可觀察模擬波形，若按下是則會將ModelSim關閉。
8.觀察波形圖是否與功能符合,若與設計不符則修改設計並重複執行Step 4到 Step 8 Testbench語法 `timescale 1 ps/ 1 ps 前面的1ps代表程式中最小的時間單位 後面的1ps代表運算的精準度
Source Insight使用技巧 默认情况下，SI已经定义了很多非常实用的快捷键： F5 指定行号，实现行跳转，在遇到编译错误的时候，能特别方便的找到出错行。Shift+F8 高亮显示指定标识，快速浏览标识的使用情况。 Ctrl+鼠标点击标识 直接跳转至标识定义处。 Ctrl+F 本文件内查找。 F3 本文件查找结果的上一个。 F4 本文件查找结果的下一个。 F7 打开Browse Project Symbols窗口，快速浏览工程内标识定义。 Ctrl+M Source Insight设置 1、背景色选择 要改变背景色Options->preference->windows background->color设置背景色2、解决字符等宽对齐问题。 SIS默认字体是VERDANA，很漂亮。这网页上应该也是用的VERDANA 字体。但由于美观的缘故，VERDANA字体是不等宽的。比如下面两行llllllllll MMMMMMMMMM 同样10个字符，长度差多了.用VERDANA来看程序，有些本应该对齐的就歪了。解放方法是使用等宽的字体，但肯定比较丑。比较推荐的是用Courier New。 3、解决TAB键缩进问题 Options-> Document Options里面的右下角Editing Options栏里，把Expand tabs勾起来，然后确定。OK，现在TAB键的缩进和四个空格的缩进在SIS里面看起来就对齐咯 4、SI中的自动对齐设置: 在C程序里, 如果遇到行末没有分号的语句,如IF, WHILE, SWITCH等, 写到该行末按回车，则新行自动相对上一行缩进两列。 Option->Document option下的Auto Indient中Auto Indient Type有三种类型None,Simple,Smart。个人推荐选用Simple类型。 5、向项目中添加文件时，只添加特定类型的文件（文件类型过滤器） 编辑汇编代码时，在SIS里建立PROJECT并ADD TREE的时候，根据默认设置并不会把该TREE里面所有汇编文件都包含进来
QUARTUSⅡ10仿真（ModelSim）入门教程平台 软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim仿真的基本流程为： 图1.1 使用ModelSim仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim后，其画面如图2.1所示。 图2.1 ModelSim画面
1. 选择File>New>Preject创建一个新工程。打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图 2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。 图2.2 创建工程的对话框 2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。 图2.3 输入工程信息 当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。 图2.4 Project标签 3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project对话框中，包括以下选项：
?Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件 ?Add Existing File——添加一个已存在的文件 ?Create Simulation——创建指定源文件和仿真选项的仿真配置 ?Create New Folder——创建一个新的组织文件夹 1. 单击Create New File。打开图 2.6所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。 图2.7 输入工程文件信息 3. 单击OK，关闭本对话框。新的工程文件将会在工程窗口显示。单击Close，以关闭Add Items to the Project。 图2.8 新的设计文件LED_FLOW.v 4. 双击打开LED_FLOW.v文件（注意：若是Verilog文件已经关联了其他的文本编辑器，则双击后在关联的文本编辑器中打开）。 图2.9 LED_FLOW代码输入窗口 在LED_FLOW.v输入下面的测试平台代码：
用了这个软件很长时间了。写程序啥的都用它。在使用的过程中，自己总结了一些小技巧，在工作中可以提高效率。想必用这个软件的朋友很多，如果有其他好的技巧，也请share出来。我尽量说简单点的用法，因为复杂的俺也不会。开始抛砖。 ? ctrl+b 写程序的时候，括号一般要一一对应的，但是如果嵌套太多， 看花眼了，怎么办？你把光标放在括号开始的地方，按 ctrl+b，UE 会帮你找到相对应的括号结尾的地方。你还可以 试试连着多按几次ctrl+b。 ? F3 默认情况下,当你按F3的时候UE可以查找现在选中的内容， F3是下一个符合的内容，ctrl+f3是上一个符合的内容.(请 查看advanced/configuration/Find标签) ? ctrl+f2 程序会有很多行你当然可以记得你要到的行数，然后用 ctrl+g，然后输入行号，到所在的行。但是用ctrl+f2我觉 得更方便。比如说你要频繁在多个function中切换。可以 在function开始的地方，按一下ctrl+f2，给这一行加一个 书签。然后再另外的function开始的地方，也来一下 ctrl+f2，有书签的地方，字的背景色会不同。当你想换到下 一个书签的时候，就按f2,但是想到上一个标签怎么办？ ctrl+f2?不对，嘿嘿，再按就是加书签或者取消当前行的书 签了。应该是alt +f2. ? 简单的用正则表达式的查找替换 有时候会有一些简单文本处理的工作。比如你手头有一个文 本，需要给所有行后边添加一个";"。用查找替换来完成 ctrl+r,查找 '^p' 替换为'^p;',(记得选中regular Expressions,这样才能用正则表达式的功能。)然后你可以选 replace all(alt+a)，或者点开始，一个一个的查找，替换， 这样的好处是知道都替换了那些，有些时候你可能不想全部 替换 ? 把类似'{$abc}'替换为'var abc=abc;',abc有可能是其他字 符
Modelsim新手入门仿真教程 1．打开modelsim软件，新建一个library。 2.library命名 3.新建一个工程。
3.出现下面界面，点击close。 4.新建一个verilog文件 键入主程序。下面以二分之一分频器为例。
文件代码： module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always@(negedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 编辑完成后，点击保存。
文件名要与module后面的名称相同。 5.再新建一个测试文件，步骤同上面新建的主程序文件，文件名后缀改为.vt 程序代码如下： `timescale 1ns/100ps `define clk_cycle 50 module top; reg clk,reset; wire clk_out; always #`clk_cycle clk=~clk; initial
begin clk=0; reset=1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0( .reset(reset), .clk_in(clk), .clk_out(clk_out)); Endmodule 6.添加文件，编译文件 先右键点击左边空白处，选择add to project→existing File 选择刚刚新建的两个文件。按ctrl键可以同时选择两个，选择打开，下一步点击ok
ModelSim最基本的操作，初次使用ModelSim的同学，可以看看，相互学习。 无论学哪种语言，我都希望有个IDE来帮助我创建一个工程，管理工程里的文件，能够检查我编写代码的语法错误，能够编译运行出现结果，看看和预期的结果有没有出入，对于Verilog语言，我用过Altera的Quartus II，Xilinx的ISE，还有ModelSim（我用的是Altera 官网的ModelSim_Altera），甚至MAXPlus II，不过感觉这软件太老了，建议还是前三者吧。 学Verilog，找一本好书很重要，参考网友的建议，我也买了一本夏宇闻老师的《Verilog 数字系统设计教程》，用Quartus II来编写代码，个人觉得它的界面比ISE和ModelSim友好，我一般用它编写代码综合后自动生成testbench，然后可以直接调用ModelSim仿真，真的很方便，但学着学着，发现夏老师书里的例子很多都是不可综合的，比如那些系统命令，导致很多现象都发现不了，偶然间我直接打开了ModelSim，打开了软件自带的英文文档，步骤是：Help ->PDF Documentation->Tutorial如下所示： 打开文档的一部分目录： 往下读发现其实ModelSim可以直接创建工程，并仿真的。下面以奇偶校验为例叙述其使用过程（当然前提是你在Altera官网下载了ModelSim并正确安装了）。 1.打开软件，新建一个工程，并保存到自定义的目录中（最好别含中文路径） 2.点击Project，弹出窗口问是否关闭当前工程，点击Yes，接着又弹出如下窗口
我个人的习惯是把Project Name和Default Library Name写成一样，自己定义Project Location。又弹出如下窗口： 3.点击Close（我的版本不能Create New File，其实新建好了工程一样可以新建.v文件），然后点击屏幕下方的Project标签： 如果一开始不是如上图所示的界面，那么可以点击如下图所示红色标记的按键变成上图界面：
Modelsim详细使用方法 很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~ 一、建立工程 1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为 work。尤其是第一次运行modelsim时，是没有这个“work”的。但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。 File→new→library 点击library后会弹出一个对话框，问是否要创建work，点击OK。就能看见work.
2、如果在library中有work，就不必执行上一步骤了，直接新建工程。 File→new→project 会弹出 在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。 会出现
由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。 在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。 发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。 并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。 这样工程就建立完毕了。 二、写代码： 1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己 的程序，这里我们写一个简单的二分频的代码： module half_clk_dai( clk_in, rst, clk_out ); input clk_in; input rst;
数学公式编辑器的使用技巧 公式编辑器的启动与退出 工具/自定义/键盘/插入/InsertEquation，把指针放在“请按新快捷键”下的空行内，按“Ctrl+Enter”（当然也可以用别的快捷键，不过这个最易操作），再顺次点击“指定”、“关闭”、“关闭”。以后在WORD中直接用按“Ctrl+Enter”即可启动公式编辑器，退出公式编辑器时，按Esc即可。 （2）公式编辑器中最常用的几个快捷键 Ctrl+H：上标； Crtl+L：下标；Ctrl+J：上下标； Crtl+R：根号；Ctrl+F：分号。 （3）在公式编辑器中通用的几个快捷键 Ctrl+A：全选；Ctrl+X：剪切；Ctrl+C：复制；Ctrl+V：粘贴；Ctrl+B：加黑；Ctrl+S：保存；Shift+方向键：局部选择。 （4）有时上下标为汉字，则显得很小，看不清楚，可以对设置进行如下改变，操作为“尺寸/定义”，在出现的对话框中将上下标设为8磅。（5）如果word正文选用五号字，则将公式编辑器中“尺寸/定义”对话框中的“标准”定为11磅最为适宜。 （6）在输入法的全角状态下，可以输入空格，半角状态下则不可以。（7）在“样式/定义”中可以对文字进行加黑或倾斜等设置。 （8）在公式编辑中，一些特殊符号无法直接输入（如①、★、≌、∽、⊙等），可先在word正文中插入某个特殊符号，再通过“复制、粘贴”
的方法将它移植到公式中。 (9)应用样式时可以用鼠标来切换，也可以用键盘快速指定： 数学Ctrl+Shift+=；文字Ctrl+Shift+E； 函数Ctrl+Shift+F；变量Ctrl+Shift+I； 希腊字母Ctrl+Shift+G； 矩阵向量Ctrl+Shift+B； 9.1.1 排版公式时出现安装界面 如果排版公式时出现安装界面，这是因为没有安装公式编辑器的缘故，因为在第一次安装Office时，默认安装是没有安装公式编辑器的，用户可以使用自定义安装的办法，只需在安装到选择安装功能时的界面中，单击Microsoft Word for Windows前面的“+”号，然后再在展开的选项中选择“Office工具”，然后再选择“公式编辑器”项，如图9.1所示。 图9.1 选择安装公式编辑器界面 再用鼠标左键单击它，即可弹出如图9.1所示的一个菜单，在此菜单中选择“从本机上运行” 选项。然后再安照安装向导一步步进行安装即可。
Modelsim 6.0 使用教程 1. Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。 2.安装 同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。 ⑴．解压安装工具包开始安装，安装时选择Full product安装。当出现Install Hardware Security Key Driver时选择否。当出现Add Modelsim To Path选 择是。出现Modelsim License Wizard时选择Close。 ⑵．在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后 复制到该文件夹下。 ⑶．修改系统的环境变量。右键点击桌面我的电脑图标，属性->高级->环境变量-> （系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了， 请用“；”将其与要填的路径分开。LM_LICENSE_FILE = c:\flexlm\license.dat
Tip 1: 如何去掉所编辑文本中包含特定字符串的行? 这则技巧是在UltraEdit的帮助文件里提到．CTRL+R 调出来替换(Replace)窗口,选中"使用正则表达式";然后用查找%*你的字符串*^p 替换成空内容即可.如，我当前有个文本文件，需要去掉所有包含https://www.doczj.com/doc/0515414397.html,/ 这个字符串的行，查 找%*https://www.doczj.com/doc/0515414397.html,/*^p替换成空即可．注意,^p 是DOS 文件类型的换行符．如果是Unix 类型文件，则用^n. Tip 2: 如何在行末添加特定字符，比如逗号? 有了上面的经验(其实我第一次是从同事那里学到的)，CTRL+R 调出来替换(Replace)窗口,选中"使用正则表达式".然后可以查找^p(或者^n,如果是Unix 文件),用,^p(或者,^n)进行"全部替换"即可.补充一点，如果是MAC(Apple) 类型文件,则换行符号为^r . Tip 3: 如何删除空行? 参考上面两个例子,查找^p$ 然后替换为空即可． 看来，正则表达式需要学习一下喽． Tip 4: 编辑文件如何加入时间戳? F7 快捷键即可．你试试看? Tip 5: 为何拷贝(Copy)/粘贴(Paste)功能不能用了? 不怕大家笑话，我有几次使用UltraEdit 的过程中发现拷贝与粘贴的内容是不匹配的．不知所以然，干脆重新启动了笔记本.今天翻看手册才恍然大悟:UltraEdit有10个剪切板(clipboard),分别用Ctrl+0 - Ctrl+9切换．Ctrl+0 是Windows 的，其他则为用户自定义的．我在使用的过程中错调用了CTRL+n, 结果内容就有问题了．你遇到过没? Tip 6: 即使是打开小文件也有迟延? 这是我遇到过的问题．每次打开文件的时候总有几秒钟的耽搁．我的机器性能可不算差．怎么回事? 网络打印机搞得鬼! 打开"高级"->"设置"->"编辑器"->"高级",看看是不是选中了"载入/恢复打印机设置"?如果是的话，去掉(不同的版本/汉化与否可能该位置所在有差别)． Tip 7: 删除当前行内容CTRL+e ,列编辑Alt+c, 删除整行Ctrl+e Tip 8:function列表功能F8
ModelSim的仿真 １．仿真的分类 仿真过程是正确实现设计的关键环节，用来验证设计者的设计思想是否正确，及在设计实现过程中各种分布参数引入后，其设计的功能是否依然正确无误。仿真主要分为功能仿真和时序仿真。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。1）. 功能仿真( 前仿真) 功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。布局布线以前的仿真都称作功能仿真，它包括综合前仿真（Pre-Synthesis Simulation ）和综合后仿真（Post-Synthesis Simulation ）。综合前仿真主要针对基于原理框图的设计; 综合后仿真既适合原理图设计, 也适合基于HDL 语言的设计。 2）. 时序仿真（后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench 和扩展名为SDO 或SDF 的标准时延文件。SDO 或SDF 的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA 运行情况是否一致，确保设计的可靠性和稳定性。２．仿真的作用 １）．设计出能工作的电路：因此功能仿真不是一个孤立的过程，其和综合、时序分析等形成一个反馈工作过程，只有这个过程收敛，各个环节才有意义。而孤立的功能仿真通过是没有意义的，如果在时序分析过程中发现时序不满足需要更改代码，则功能仿真必须从新进行。因此正确的工作流程是：
HTML 标签颜色显示、搜寻替换以及无限制的还原功能，一般用其来修改EXE 或DLL 文件。能够满足你一切编辑需要的编辑器。 1：ctrl+b 写代码的时候，括号一般要一一对应的，但是如果嵌套太多，看花眼了，怎么办？你把光标放在括号 开始的地方，按ctrl+b，UE会帮你找到相对应的括号结尾的地方。你还可以试试连着多按几次ctrl+b。 2：如何去掉所编辑文本中包含特定字符串的行？ 这则技巧是在UltraEdit的帮助文件里提到．CTRL+R调出来替换(Replace)窗口，选中"使用正则表达 式"；然后用查找%*你的字符串*^p替换成空内容即可。如，我当前有个文本文件，需要去掉所有包含 DBABlog这个字符串的行，查找%*DBABlog*^p替换成空即可．注意，^p是DOS 文件类型的换行符．如果是 Unix类型文件，则用^n。 3：F3 默认情况下，当你按F3的时候UltraEdit可以查找现在选中的内容，F3是下一个符合的内容，ctrl+f3 是上一个符合的内容。 4：如何在行末添加特定字符，比如逗号？ CTRL+R调出来替换(Replace)窗口，选中"使用正则表达式"，然后可以查找 ^p(或者^n，如果是Unix文 件)，用，^p(或者，^n)进行"全部替换"。 5：删除空行？ 查找^p$然后替换为空即可 6：ctrl+f2 代码会有很多行你当然可以记得你要到的行数，然后用ctrl+g，然后输入行号，到所在的行。但是用 ctrl+f2我觉得更方便。比如说你要频繁在多个function中切换。可以在function开始的地方，按一下 ctrl+f2，给这一行加一个书签。然后再另外的function开始的地方，也来一下ctrl+f2，有书签的地方，
modelsim使用实例（VHDL） 标签： modelsim仿真testbench FPGA 看了几天的modelsim以及如何在quartusII中调用，浏览了N个网页，尝试了N次，......终于初步完成。下面是入门部分介绍。 modelsim是专业的仿真软件，仿真运行速度比同类的其他仿真软件都要快很多。Quartus 自己都不再做仿真器了，普遍使用modelsim，自有其缘由。 这里用的是modelsim-altera(6.6d)版本，与quartus II 11.0搭配。据说Altera公司推出的Quartus软件不同版本对应不同的modelsim，相互之间不兼容。某些功能齐全的modelsim版本可以进行两种语言的混合编程， modelsim-altera只能支持一种语言进行编程（VHDL或者Verilog选其一）。 1、新建工程 打开modelsim-->file-->new-->project 新建工程，输入工程名，文件存放路径后（不可直接放在某盘下，必须放入文件夹中），进入下一步。 在主体窗口下方出现project标签。见下图。
2、新建文件 --create new file：输入名称div10，选择语言VHDL --关闭对话框 新的工程文件将会在工程窗口出现。 3、写入源程序（VHDL） 双击div10.vhd，打开文本编辑器。 实例代码如下（一个十分频的VHDL源代码）：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div10 is --实体要与工程名相同 port(clk :in std_logic;
vi文本编辑器的使用 （于2012年5月计算所） 目录 vi文本编辑器的使用 (1) 目录 (1) 一.vi的模式 (1) 二.基本使用 (1) 1.vi 编辑器的启动与退出： (1) 2.文件操作： (2) 3.光标的移动操作(命令模式下) (2) 4.编辑操作 (2) 5.查找与替换操作(末行模式) (3) 三、编辑器的多文件操作 (3) 1.多文件操作的vi启动 (3) 2.多文件切换命令 (3) 一.vi的模式 命令模式：vi启动默认进入的模式，可进入输入模"i"，或末行模式（:），除了可以完成命令的功能外，也是后两种模式的转换点 输入模式：即文本辑辑状态，最后一行显示"-- INSERT --"提示，按ESC返回到命令模式 末行模式：可完成一些复杂操作，以":"开始，执行完一个末行命令后自动返回命令模式 二.基本使用 1.vi 编辑器的启动与退出： (1).使用命令"vi"直接进入编辑环境 (2).在命令模式下输入":q!"，可以强行退出编辑环境，对文件修改不进行保存
(3).以文件名作为"vi"命令的参数时，若存在此文件，则vi可对内容进行编辑，若不存在，打开以参数名命名的空文件 2.文件操作： (1)打开新文件：在末行模式下":e filename"关闭当前文件并打开新文件，":e! filename 强制关闭当前文件并打开新文件" (2)读取文件内容到当前文件：":r filename"，读取的文件内容粘贴到当前文件光标所在行的下面 (3)保存文件：命令为":w [filename]"，如果文件已经命名，可直接使用":w" 命令的参数，如果没有命名，第一次保存时需指定文件名作为参数 (4)另存为文件：命令为":w filename"，只保存到新文件，而不更新原来文件的内容 (5)退出vi编辑器：退出格式为":q"，保存并退出为":wq"，强行退出为":q!" 3.光标的移动操作(命令模式下) (1)光标方向移动："h"左、"l"右、"k"上、"j"下 (2)翻页移动："ctrl+f"前一页、"ctrl+b"后一页、"ctrl+u"前半页、"ctrl+d"后半页 (3)行内快速跳转："^"本行首字符、"$"本行尾字符、"w"后一单词首字母、"b"前一单词首字母、"e"后一单词尾字母；可添加数字组合使用，例如："3w"后三个单词首字母、"4b"前4个单词首字母、"5e"后5个单词尾字母 (4)文件内行间跳转：显示行号":set nu"，取消显示行号":set nonu"，"1G"跳转到首行，"G"跳转到末尾行，"#G"跳转到第#行 4.编辑操作 (1)进行输入模式："i"当前光标处，"a"当前光标后，"A"当前行末，"o"当前行下插入新行，"O"当前行上插入新行，"cw"删除当前光标到所在尾部字符，"c$"删除当前光标到行尾的字符，"c^"删除当前光标(不包括)之前到行首的字符；以上记忆如有困难，可只记"i"从命令模式进入输入模式，完成编辑后"Esc"退回到命令模式 (2)输入模式的操作：上下左右方向进行光标移动，"Home/End"定位光标到行首行尾，"Page Up /Down"上下翻页，"Backspace"左侧字符的删除，"Delete"删除光标位置的字符 (3)删除操作：在命令模式下，可用以下命令完成删除操作，"x"光标处单个字符，"dd"光标所在行，"dw"当前字符到单词尾（含空格），"de"当前字符到单词尾（不含空格），"d$"当前字符到行尾，"d^"当前字符到行首，"J"合并当前行与下一
本教程使用软件的下载链接如下： https://www.doczj.com/doc/0515414397.html,/download/quartus_modelsim_setup.zip Molelsim仿真使用教程 ——利用quartus生成网表文件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件，接下来以一个简单的例子介绍modelsim的基本使用方法。 第一步：建立工程，该过程与quartus使用的教程大部分是一样的，区别如下： 在simluation选项中选择MoselSim-Altera作为仿真工具，fomat中的选项根据编程语言进行选择，本教程以VHDL为例。 第三方的仿真工具 所以在此选择
第二步：新建文件： 新建一个源文件，保存为led.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity led is port(led_out : out std_logic_vector(7 downto 0); clk : in std_logic; rst_n : in std_logic ); end led; architecture behavior of led is signal light : std_logic_vector (7 downto 0); begin process(clk,rst_n) begin if(rst_n = '0')then light <= "00000010"; elsif(clk'event and clk ='1' )then if(light = "10000000") then light <= "00000001"; else light <= light(6 downto 0)& '0'; end if; end if; end process; led_out <= light; end behavior; 新建一个testbench 文件，保存为testbench.vhd（testbench是电路的激励文件，在后面章节会详细介绍，这里仅仅作为软件的演示不具体介绍testbench的设计过程）： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity testbench is end testbench; architecture behavior of testbench is
HTML在线编辑器不需要懂得使用Dreamweaver，会用Word就会使用此编辑器，在文章系统或者是新闻系统需要文字编辑的web程序中非常实用。 但是如何将html编辑器嵌入到web页中和怎么取得里面的数据呢？！ 首先我们假定我们所要调用得HTML在线编辑器放在一个单独得页面中，文件名是gledit.htm。 HTML在线编辑器有两种基本调用方法 一、使用object调用: 1、怎么在web页中嵌入html编辑器：我们在需要嵌入得位置加入以下html代码： 其中object标签里面得data后面接得数据就是我们所要调用得在线编辑器页得路径，id 就是我们调用object得id，后面取编辑器中得数据时就要用到这个id。Width和height就是编辑器得高度和宽度了。 2、怎么取得html编辑器中的数据：所有需要提交的内容我们都是放在一个表单里面，同样利用object调用的编辑器也放在这个表单里面，同时我们可以设置一个隐藏的文本区域(或)用以在提交的时候临时保存html在线编辑器的数据，因为在asp或者jsp，php中不能直接获取表单中的object的内容，所以我们必须借助隐藏文本区域来获取数据。我们在表单提交的同时将object里面的内容复制到隐藏的文本区域中。详细代码如下：