一份MOS 型晶体管栅氧短路缺陷的详细分析：在电路级的测试意义
概述
研究CMOS 电路中栅氧短路缺陷的性质在于识别决定一个有缺陷器件的行为的最为相关的系数。缺陷的电学模型是在与实验对比中发展起来的。根据其位置与晶体管类型，栅氧短路的有电阻，二极管，寄生金属氧化物半导体场效应晶体管或者寄生双极结型晶体管。我们也研究在电路级检测栅氧短路的必要条件，为一种高效的自动测试向量生成的方法提供依据。
1 引言
栅氧化层特性的表征是监控任何CMOS 工艺的质量和可靠性的一个关键因素。虽然不同的技术已经发展到准确地确定其电气性能，并预测其寿命，但对表征栅氧化层击穿后的MOS 器件的行为给予了较少的关注。高效率的测试技术的开发，在检测电路级栅氧短路缺陷，需要在器件级对栅氧短路缺陷引起的物理性质的准确认识。为了推导出将在CAD 环境中使用的高效电学模型及提高对GOS 检测的覆盖面，这种分析是需要的。
本作提供了有GOS 缺陷的MOS 型晶体管的的新的实验数据，并将它与以前公布的数据进行了比较。为确定最相关的参数给出了缺陷引起的设备的行为的一种解释。发展了一种电学模型并与实验结果进行比较。分析保证对缺陷的检测的条件也考虑到了在电路级的测试要求。
2 器件级分析
Hawkins and Soden 表明，有栅氧短路缺陷的MOS 晶体管的行为取决于缺陷的所在位置和晶体管的类型。栅到漏/源的可被建模成涉及到的终端之间的外部连接。该缺陷根据短路端子的相对掺杂可以被建模为一个具有电流/电压特点的连接。如果这两端是相同类型的掺杂的，节是欧姆的，但是当掺杂是相反则成整顿的特性。
当缺陷在栅极与衬底之间出现时，MOSFET 的结构发生变化。这种器件的特点是众所周知的，但没有得到很好的理解.在这篇论文中，我们的焦点在于这些情况。
我们的测量是通过两组不同的设备获得的。一组晶体管受到电压压力支配，直到栅氧化层破裂发生。这些器件对应于“真实”的缺陷，并将被称为压力诱发缺陷的器件（SIDD ）。第二组晶体管拥有遵照文献[3]中描述的技术引起的缺陷。 设计诱发缺陷的设备（DIDD ）将被用于调查器件行为上的缺陷参数（所在位置和有效电阻
GOS R ）的影响，以避免随时间演
变的干扰。
SIDD 和DIDD 行为的比较验证了设计缺陷的行为与真实情况一致。所有器件制备都采用了ES2 双金属1.5微米的N -井技术。
2.1 n-MOS 晶体管
众所周知，n - MOS 晶体管中栅极到衬底的GOS 缺陷，作为缺陷创造的pn 结（p 型掺杂衬底n 型掺杂栅极）结果展现了一种非线性行为（图1）。
图1：存在栅氧短路缺陷的n-MOS 晶体管的栅电流与栅电压相对图
图2：存在栅氧短路缺陷的n-MOS 晶体管的衬底电流与栅电压相对图
加负的栅电压时的栅电流相当于缺陷结的前向偏置，然而对于正的栅电压该结是反偏的，则不应存在栅电流。栅电压超过某一值（t
G V ）时出现的电流经常错误地与一个低的击
穿电压联系在一起。图2报告的衬底电流的测量显示，栅电压大于t
G V 时的栅电流并不经过衬底。这意味着t
G G V V >时缺陷结仍未被击穿。同样的衬底电流现象在文献[5]中也有报告。一份缺陷设备的详细分析[6]阐述了正栅极电压通过源或漏时出现了栅电流，并且t G V 实际上就是MOS 晶体管（t G V V t
=）的阈值电压。造成这种现象的是因为多晶硅栅极和衬底的掺杂类型是相反的。我们表明，为了获取能检测出缺陷的测试条件，对因缺陷而在器件中出现的电流路径进行描述是必须的。
需要开发一种简单而准确的电学模型来描述有缺陷设备的主要特性，特别是在CAD 环境下使用而不希望在仿真时间上受到惩罚。在文献[6]中我们知道一个存在GOS 缺陷的n-MOS 晶体管可等效为两个小晶体管的串联。因此，这些设备的简单而又有效的电学模型由两个晶体管的串联及栅极到公共端的电阻组成（图3）。该模型的参数有缺陷的结构化电阻GOS R （和氧化层击穿的尺寸有关）及缺陷的位置，特别采用了参数k = d/L （d 是缺陷到
源极的距离，L 是设备的沟道长度）。实验和模型仿真的比较如图4所示。
图3：存在栅氧短路缺陷的n-MOS 晶体管的电学模型
图4：存在栅氧短路缺陷的n-MOS晶体管的SPICE仿真和实验特性
2.2 p-MOS晶体管
对于p-MOS晶体管，如果使用了n型多晶硅，那么栅极和衬底间的栅氧短路将形成一个同质结[8]。当栅极和衬底间的伪欧姆连接导致漏极和源都在漂移时，在这种情况下，显著的电流从栅极流向衬底是可能的（即该结不会矫正）。图5展示了当源极和漏极都在漂移时，栅电流对栅电压的低电流测量结果，表明栅极和衬底间的连接时欧姆性的。当源极和漏极受到偏置，在MOS结构下寄生的横向PNP型（扩散层—衬底—扩散层）双极型器件将被激活并且能进入传导。图6显示了因为缺陷而使计划形成的连接。MOS管源终端连接到双极发射极，栅极通过有效电阻（即GOS的电阻）连接到双极基级，MOS管的漏端连接到双极的集电极终端。
图5：存在栅氧短路缺陷的p-MOS 晶体管的栅电流现象
图6：p-MOS 晶体管中存在栅氧短路缺陷时寄生pnp 结构能被开启的的图示表征
因为还需考虑竖直pnp （p-MOS 的源极、栅极和衬底连接）寄生双极型效应，对于作为CMOS 逻辑电路中的一部分有缺陷p-MOS 的描述会变得加复杂。对于缺陷的低电阻，注入器件衬底的电流会导致闩锁效应。在这种情况下的GOS 的表现并不仅限于有缺陷的器件的周围，而将对整个电路都有影响。图7显示了实际CMOS 与非门测试电路在……期间进入闩锁效应的DD I 和DD V 的曲线。电路的失效分析揭示了在其中一个p-MOS 晶体管中栅氧短路缺陷的存在，它是使用发光分析[9]来定位的。图8比较了实验和图6仅考虑水平寄生双极型效应模型的SPICE 仿真结果。仅考虑水平方寄生双极型器件的模型的优良性能足以忽视竖直方向的寄生。
2.3 Impact of the polysilicon doping多晶硅掺杂的作用
以上报告的测量表明，一个具有栅氧短路的设备的行为并不仅仅取决于缺陷位置和晶体管类型。必须考虑栅极与衬底间的相关掺杂，因为这决定了是否栅极会向衬底注入电流，MOS场效应管的寄生双极型晶体管是否偏置。据报道，用p+多晶硅掺杂制成的小型p-MOS 晶体管提供了更佳的亚阈值控制及更少的关态泄漏。尽管现在没有趋势显示用p+多晶硅构成n-MOSFETS，但为了完整我们也将考虑那些情况。
在一个有p型重掺杂多晶硅的缺陷N - MOS晶体管中，寄生的双极型器件能够工作（器件衬底总是P型的），然而在有同样P型重掺杂的多晶硅的PMOS器件中，没有电流从栅极注入到衬底。
通常情况下，测试工程师不确切了解制造过程中的细节，所以他们无法得到取决于如多晶硅掺杂这样的参数的测试向量。有缺陷的MOS晶体管的电流电压特性也会随缺陷所在位置而各异。因此一定要得到一种独立于那些参数的一般条件来确保检测出缺陷。
图7：存在栅氧短路缺陷的p-MOS晶体管引起的与非门的闩锁效应
图8：在栅极与衬底间存在栅氧短路缺陷的p-MOS晶体管的实验数据与电学模型的比较
3 测试思考报告
一旦器件级的现象得到理解，在电路级检测GOS缺陷的要求也就被声明了。因为对于GOS来说，逻辑测试是低效的，我们假设
I的检测已经完成了。通过使用这种测试方法，当
DDQ
电路的静态电流升高时，缺陷将被检测到。当电流通过栅极时会引起氧化层短路，这样GOS 将提高静态功耗。如果这种情况发生，我们说GOS缺陷是敏感的或是受激发的。因此，使用
I检测GOS的有效情况就是使之敏
DDQ
感或去激发。
在本节，我们将得到对于缺陷位置、多晶硅掺杂和晶体管类型条件任意组合的情况下激发出缺陷的方法。对于任意晶体管类型（n - MOS和p-MOS），我们得到一个确保激发GOS 缺陷的偏置条件，而不用考虑像缺陷位置和多晶硅掺杂这样的不可控参数。
表1展示了所有情况下有缺陷设备的电学模型。表中公布的模型显示，在大部分情况下，GOS缺陷并不表现为一个线性电桥，普遍地需要测电桥的偏好情况下无法使GOS敏感。我们对考虑所有可能性来使GOS敏感的需求进行了详细讨论。
3.1 n-MOS晶体管
因为晶体管的对称性，在栅极与漏极间的栅氧短路缺陷可等效为一个栅——源间的栅氧短路。这两种情况都被讨论了。
3.1.1 n型多晶硅技术下栅极扩散层间的GOS（GDn）
一个有n +多晶硅掺杂n - MOS晶体管中的栅漏（源）GOS可以建模为一个短路终端之间的电阻。两个可能的设备偏置条件激发了缺陷。
-栅极和漏极连接到相反电压。正是在这样的条件下使用
I检测的CMOS电路中的电桥。
DDQ
-连接栅极到
V、源极到GND。设备会开启并提供漏极和源级之间的连接。由于缺陷连接DD
了栅极和漏极，因此在栅源之间形成了一条电流路径，并且缺陷也被激发了。
3.1.2 n型多晶硅技术下栅极基底间的GOS（GBn）
上一节表明，当衬底掺杂类型与多晶硅掺杂类型不同时，在衬底就没有电流通过。缺陷并不表现为一个电桥，不能被激活来极化两个节点为相反的逻辑值。这些数据表明，当沟道形成了，栅电流就会通过源或漏。使缺陷敏感需要个栅极连接到
V、源或漏接地的活跃器
DD
件。
3.1.3 p型多晶硅技术下栅极扩散层间的GOS（GDp）
P型多晶硅的n-MOS晶体管栅漏（源）间的GOS会形成一个pn结。和GDn情况一样，有两种偏置条件可以激发缺陷
-极化栅极到
V、漏（源）极接地。该结前向偏置并激发出了缺陷。
DD
-极化栅极到
V、源（漏）极接地。通过在栅源间建立导通路径，器件开启了。
DD
3.1.4 p型多晶硅技术下栅极衬底间的GOS（GSp）
如果栅极和衬底是相同掺杂类型的，当两端连接上不同逻辑值时缺陷会被激发。在n-MOS器件中衬底总是与地相连，唯一可能的方法就是将栅极与
V相连。漏极和源极会
DD
处在高阻状态。
3.2 p-MOS器件
就像在n-MOS晶体管中一样，栅到漏和栅到源的短路是等效的，也要考虑4种情况。
3.2.1 n型多晶硅技术下栅极扩散层间的GOS（GDn）
和n-MOS晶体管的GDp情况一样，这种缺陷会形成一个pn结（表1），在以下情况会激发缺陷：
-漏（源）和
V相连、栅极接地，使pn结前向导通。
DD
-源（漏）和
V相连、栅极接地。这样开启了器件，并且在源（漏）和栅极间建立了导通DD
路径。
3.2.2 n型多晶硅技术下栅极基底间的GOS（GBn）
如文献[6]中所述，衬底和多晶硅掺杂类型相同会形成一种欧姆连接。衬底总是与
V相
DD 连，故栅极总是接地。漏极和源极会保持在高阻状态。
3.2.3 p型多晶硅技术下栅极扩散层间的GOS（GDp）
情况和n-MOS晶体管的GDn相似，缺陷表现为一电桥。考虑栅漏（源）间的GOS，存在两种方式激发缺陷。
-极化栅漏（源）到不同的逻辑值。
-栅极接地、源（漏）接到
V。这样开启了器件，并且在栅极和源极间建立了导通路径。
DD
3.2.4 p型多晶硅技术下栅极衬底间的GOS（GSp）
和n-MOS晶体管的GDn情况一样，衬底与栅极的掺杂类型相反，形成了pn结（p型
栅、n型衬底）。在数字IC中，p-MOS晶体管总是与
V相连，在普通的电路操作中GOS
DD
产生的pn结无法前向偏置。当器件导通时，缺陷被激发，栅电流去往器件的漏或源。3.3 激发GOS的普遍规则
对于GOS的TPG必须独立于能考虑到的CMOS技术（如多晶硅掺杂）和不可控的参数（如缺陷位置）。因此想要得到一个偏置条件，一旦满足则不管其技术与不可控参数，都能确保激活缺陷。否则TPG的复杂性可能会爆发并使之变得不可实现。
从之前的分析中可以证实，当晶体管开启时，GOS会被激发。一旦有缺陷器件导通了，任意缺陷位置和多晶硅掺杂类型都能经常诱发栅极的电流。
表1：对取决于多晶硅掺杂类型、缺陷位置和晶体管类型的栅氧短路缺陷的统一模型
图9：一个门电路中栅氧短路并不支配固定故障的例子
表2：在一个X-NOR门中检测一个固定故障的测试向量集
4 栅氧短路缺陷支配
尽管我们已经开发了一种分析在CMOS 栅极中的GOS 缺陷的特殊形式，但众所周知测试生成的复杂性会大大增加需要考虑故障的数量。而支配性故障的概念使得需要考虑的故障数得以减少。当且仅当任意测试集检测到故障β时也检测到故障 α时，我们就说故障 α支配了故障 β。
本节我们将分析关于固定故障、恒定开路故障及恒定通故障等逻辑模型的GOS 缺陷支配。在这种情况下，我们假设选定了DDQ I ，所以我们使用固定测试集来测试DDQ I 的缺陷检查（不是布尔电压值的缺陷检测）。
4.1固定故障
为了展示GOS 并不支配固定故障，举出一个并不这样的特殊的例子就足够了。对于一个同或门（图9（a ））表2中的测试向量可以检测出任意的固定故障。考虑图9（b ）中展示的部分门电路的晶体管级表示，很容易证实对于表2中的任意测试向量晶体管P4都无法导通。如果器件栅极与衬底间的GOS 出现了，并且多晶硅是p 型重掺杂的，那么将无法检测出GOS 缺陷。这个例子说明当考虑固定故障测试集来检测其他缺陷时，一定要考虑对门内部拓扑的详细分析。对于某些就像这儿公布的一样的特殊情况，必须考虑门电路的其他表示形式。
4.2恒定开路故障
众所周知导致恒定开路故障现象的缺陷会引起组合CMOS 电路按顺序形式工作，并且需要两组测试向量。[12]在本节我们将展示任意能检测恒定开路故障的测试集即单
恒定开路故障测试集也能检测GOS 缺陷，并且电流DDQ I 也能检测。
单恒定开路故障测试集中对于n-MOS （p-MOS ）晶体管i N (i P )首先应用测试向量驱动输出
门到高（低）逻辑电平。在一个不受
恒定开路故障影响的门中，第二组测试向量，通过激发出一条从输出到地（电源）的导通路径来执行（掌管）输出。这条导通路径必须包括测试下的晶体管i N (i P )，这样它就导通了并且也激发出了缺陷。
4.3恒定通故障
使用来检测导致恒定通现象的缺陷的策略是选择一组激发了从输出到电源或地的导通路径的测试向量。这条路径通过一与测试下器件不同类型的晶体管的网络（n-MOS 器件为P 网络，p-MOS 器件则为N 网络）。如果被测器件是永久工作的，那么这条路径导致了电源与地的连接。
在双CMOS 门中我们能保证GOS 缺陷能支配恒定通故障。在这些门中，测试的策略在于以（在不受故障影响的电路中）关闭该晶体管并且设置该门的输出为高（低）电平为主要部分来检测晶体管i N (i P )中的恒定通。作为
结果，形成了一条从电源（地）到包含了i N (i P )的双晶体管的输出的导通路径。如果以上
情况发生了，为检测N （P ）网的晶体管
恒定通故障的测试向量会检测它的双晶体管中的GOS ，因为它被开启了。
5结论
我们已经报告了在MOS 型晶体管中栅氧短路缺陷的的新的实验数据来展示其电阻，二极管，和寄生MOSFET 或BJT 的行为。从这个测量和以前公布的数据我们提供了一个缺陷在晶体管级引起的行为的图片，并报告了在所有情况下元件特性的有效解释。这样的分析已经被用来确定决定含有栅氧短路的晶体管的的特点的变量。此信息用于开发高效和简化的电学缺陷模型以便可以很容易地在CAD 环境下得到支持。最后电路级测试的思考报告显示在大多数情况下栅氧短路并不表现为一电桥以及基于TPG 的固定故障法依靠栅极拓扑可能无法检测栅氧短路缺陷。
集成电路的检测方法 现在的电子产品往往由于一块集成电路损坏，导致一部分或几个部分不能常工作，影响设备的正常使用。那么如何检测集成电路的好坏呢?通常一台设备里面有许多个集成电路，当拿到一部有故障的集成电路的设备时，首先要根据故障现象，判断出故障的大体部位，然后通过测量，把故障的可能部位逐步缩小，最后找到故障所在。 要找到故障所在必须通过检测，通常修理人员都采用测引脚电压方法来判断，但这只能判断出故障的大致部位，而且有的引脚反应不灵敏，甚至有的没有什么反应。就是在电压偏离的情况下，也包含外围元件损坏的因素，还必须将集成块内部故障与外围故障严格区别开来，因此单靠某一种方法对集成电路是很难检测的，必须依赖综合的检测手段。现以万用表检测为例，介绍其具体方法。 我们知道，集成块使用时，总有一个引脚与印制电路板上的“地”线是焊通的，在电路中称之为接地脚。由于集成电路内部都采用直接耦合，因此，集成块的其它引脚与接地脚之间都存在着确定的直流电阻，这种确定的直流电阻称为该脚内部等效直流电阻，简称R内。当我们拿到一块新的集成块时，可通过用万用表测量各引脚的内部等效直流电阻来判断其好坏，若各引脚的内部等效电阻R内与标准值相符，说明这块集成块是好的，反之若与标准值相差过大，说明集成块内部损坏。测量时有一点必须注意，由于集成块内部有大量的三极管，二极管等非线性元件，在测量中单测得一个阻值还不能判断其好坏，必须互换表笔再测一次，获得正反向两个阻值。只有当R内正反向阻值都符合标准，才能断定该集成块完好。 在实际修理中，通常采用在路测量。先测量其引脚电压，如果电压异常，可断开引脚连线测接线端电压，以判断电压变化是外围元件引起，还是集成块内部引起。也可以采用测外部电路到地之间的直流等效电阻(称R外)来判断，通常在电路中测得的集成块某引脚与接地脚之间的直流电阻(在路电阻)，实际是R内与R外并联的总直流等效电阻。在修理中常将在路电压与在路电阻的测量方法结合使用。有时在路电压和在路电阻偏离标准值，并不一定是集成块损坏，而是有关外围元件损坏，使R外不正常，从而造成在路电压和在路电阻的异常。这时便只能测量集成块内部直流等效电阻，才能判定集成块是否损坏。根据实际检修经验，在路检测集成电路内部直流等效电阻时可不必把集成块从电路上焊下来，只需将电压或在路电阻异常的脚与电路断开，同时将接地脚也与电路板断开，其它脚维持原状，测量出测试脚与接地脚之间的R内正反向电阻值便可判断其好坏。 例如，电视机内集成块TA7609P瑢脚在路电压或电阻异常，可切断瑢脚和⑤脚(接地脚)然后用万用表内电阻挡测瑢脚与⑤脚之间电阻，测得一个数值后，互换表笔再测一次。若集成块正常应测得红表笔接地时为8.2kΩ，黑表笔接地时为272kΩ的R内直流等效电阻，否则集成块已损坏。在测量中多数引脚，万用表用R×1k挡，当个别引脚R内很大时，换用R ×10k挡，这是因为R×1k挡其表内电池电压只有1.5V，当集成块内部晶体管串联较多时，电表内电压太低，不能供集成块内晶体管进入正常工作状态，数值无法显现或不准确。 总之，在检测时要认真分析，灵活运用各种方法，摸索规律，做到快速、准确找出故障 摘要：判断常用集成电路的质量及好坏 一看: 封装考究,型号标记清晰,字迹,商标及出厂编号,产地俱全且印刷质量较好,(有的 为烤漆,激光蚀刻等) 这样的厂家在生产加工过程中,质量控制的比较严格。 二检: 引脚光滑亮泽,无腐蚀插拔痕迹, 生产日期较短,正规商店经营。 三测: 对常用数字集成电路, 为保护输入端及工厂生产需要,每一个输入端分别对VDD
第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。
H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系：电气工程及自动化学院 姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX
摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法
目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)
一、引言 随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。
本文的主要工作是基于集成电路的电流信息和模式识别理论对电路进行静态 电流检测、动态电流检测、以及故障定位等方面的基础性研究。具体包括静态电 流的检测方法及仿真实验，动态电流的检测方法及仿真实验，基于近邻法和连接 的模式识别法的故障定位法，基于神经网络的故障诊断方法四个方面： 在静态电流检测方面：通过查阅和学习大量的国内外文献和资料，分析了静 态电流检测的基本原理，分析了COMS 电路的特点，并用PSPICE 对CMOS 或非 门和与门电路做了故障注入的仿真实验，给出了仿真试验结果，由于采用静态电 流测试产生了测试逃逸，故引入了动态电流测试方法增加故障覆盖率。 在动态电流检测方面：通过分析IDDT 的波形，用动态电流尖锋值的方法对 CMOS 电路作了故障注入和故障诊断。通过对CMOS 电路的桥接故障、参数改变、 短路故障等的检测，说明了采用动态电流对故障检测的可行性。 在故障定位方面：由于静态电流检测方法对CMOS 电路的桥接故障不能准确 定位，我们利用小波分析对故障电路的IDDT 电流信息进行特征提取，然后分别采 用基于近邻法和连接的模式识别法对电路进行了故障定位实验，实验结果证实了 两种算法在故障定位应用上的可行性。最后通过比较两种算法的仿真结果，说明 了用连接的模式识别方法的定位更加可靠。 在神经网络的故障诊断方面：通过采用小波变换，对电路正常模式和故障模式 的IDDT 采样信号进行故障特征提取，建立样本集；然后利用神经网络对各种状态 下的特征向量进行分类决策，实现电路的故障诊断。 论文的具体安排如下： 第一章介绍本课题的研究意义以及集成电路故障诊断的发展概述。 第二章集成电路故障诊断的基础理论介绍 第三章利用静态电流方法对CMOS 电路的故障进行仿真实验 第四章利用动态电流方法对CMOS 电路的故障进行仿真实验 第五章分别利用基于近邻法和连接的模式识别法进行故障定位仿真实验及 利用基于神经网络的故障诊断算法进行仿真实验 第六章给出全文工作的总结和今后的展望 本章主要介绍了集成电路故障诊断的基础理论和方法。首先我们介绍了传统 电路的检测方法，然后详细介绍了软故障及硬故障模型，并讨论了本文将用到的 近邻法，小波分解，神经网络等模式识别相关理论知识，最后针对后续故障诊断 实验中将使用的PSPICE 和MA TLAB 仿真工具进行了相关介绍。 静态电流(IDDQ)检测与电压检测不一样， 本章首先对IDDQ 的基本原理和检测方法进行了简单介绍，然后为了验证 IDDQ 检测方法的可行性，我们在已有研究成果的基础上，针对集成电路常见的桥 接故障、漏电流故障模型，进行了仿真实验。实验结果表明本文方法能充分利用静态电流中的故障信息对故障进行检测。但该方法的有效性受测试向量诊断能力 的影响，今后研究的重点应是如何为这种故障诊断算法提供有效的测试生成向量。 并且从本实验可以看出，IDDQ 的测试覆盖率有限，所以在故障检测中，需要采用 的动态电流检测法(IDDT)对IDDQ 法进行补充。
集成电路测试技术 测试概论 可测性设计技术
DFT） 雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。在这一步中综合工具会
Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。为测试使能端，控制数据的输入。 时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。 Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。 Multiplexed Flip-Flop 结构 扫描 扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。 为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。 Clocked-Scan 雷鑑铭 编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。该单元含有一对主从锁存器。 主锁存器有两个输入端，能够锁存功能数据或者扫描数据。在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。从时钟控制数据从主锁存器到从锁存器的传输。 典型的LSSD 、扫描测试的步骤 1 各步骤的功能如下： 扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。同时，并行输出被屏蔽。 并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。CUT 态。捕获到的数据用于扫描输出。 第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数
ictesting开短路测试(openshort) 开短路测试(openshort) 开短路测试(open_short_test)又叫continuity test 或contact test,它是一种非常快速发现芯片的各个引脚间的是否有短路，及在芯片封装时是否missing bond wires.通常都会被放测试程序的最前面.它还能发现测试时接触是否良好，探针卡或测试座是否有问题. x-D t b%}:j- 开短路测试的测试原理比较简单，分open_short_to_VDD 测试和open_short_to_VSS测试.一般来说芯片的每个引角都有泄放或说保护电路,是两个首尾相接的二极管,一端接VDD, 一端接VSS。信号是从两个二极管的接点进来.测试时,先把芯片的VDD引脚接0伏(或接地),再给每个芯片引脚供给一个100uA到500uA从测试机到芯片的电流,电流会经上端二极管流向VDD（0伏），然后测引脚的电压,正常的值应该是一个二极管的偏差电压0.7伏左右,我们一般设上限为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VDD测试. M c9g2s x }#e K F v:B,v P4W/o.J
open_short_to_VSS测试的原理基本相同.同样把先VDD接0伏，然后再给一个芯片到测试的电流,电流由VSS经下端二级管流向测试机.然后测引脚的电压,同样正常的值应该是一个二极管的偏差电压0.7伏左右,只是电压方向相反,上限还是为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VSS测试. G+{ zS Z g 5u w s V r)^ y数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖 率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验 证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL所以对测试机里的测试器件来说,只要能给电流测电压的器件都能做开短路测试.只是精度有差异,效率有高低.
集成电路测试员职业简介 职业名称： 集成电路测试员 职业定义： 从事集成电路晶圆测试、成品测试、可靠性试验和失效分析等工作的人员。 从事的主要工作内容： （1）运用自动测试探针台等设备完成晶圆测试操作; （2）操作自动测试、自动分选设备进行成品测试操作; （3）进行可靠性试验； （4）编写测试报告，分析测试结果； （5）与芯片设计、芯片制造、芯片封装等部门进行技术沟通。 职业概况： 随着科技进步和技术创新，集成电路产业已成为现代制造业的重要组成部分，推动着国民经济的发展。在我国，早期的测试只是作为IC生产中的一个工序存在，测试产业的概念尚未形成。随着人们对集成电路品质的重视，集成电路测试业目前正成为集成电路产业中一个不可或缺的独立行业。 测试业是集成电路产业的重要一环。设计、制造、封装、测试四业并举，是国际集成电路产业发展的主流趋势。测试业所占的细分市场在不断扩大，从业人数不断增加。2004年，中国以集成电路产业为主导的电子信息产业的销售收入达到2.65万亿元，比2003年增长40%。集成电路市场规模已经达到2908亿元，同比增长40.2%，高于全球增幅12个百分点。随着集成电路产业的飞速发展，现有测试专业人员的数量已远远不能满足市场需求。2005年仅上海就急需
1.5万名芯片制造、封装和测试人员。 “集成电路测试”属于发展中的技术复合型和经验积累型职业，具有高科技的特征。集成电路测试人员需要运用各种测试设备，完成中、大规模数字电路的测试、模拟电路的测试、数模混合电路的测试。 培养高素质的集成电路测试业人才，成为我国集成电路产业发展的重要支撑。目前，全球集成电路产业向中国转移，特别是进入系统级芯片（SOC）时代以后，独立的测试业将面临巨大机遇和挑战。只有不断提高测试业的水平和技术，不断提升集成电路测试人员的综合素质，才能迎接全球集成电路产业转移。
集成电路的EMC测试北京世纪汇泽科技有限公司
前言 世界范围内电子产品正在以无线、便携、多功能与专业化得趋势快速发展，纯粹的模拟电子系统越来越难以进入人们的视线，取而代之的集成电路在数字电子产品与电子系统中扮演了“超级明星”的角色，而这个主角被接纳的程度也在随着集成电路产业的发展不断加深，从1965年Gordon Moore提出摩尔定律至今，集成电 路一直保持着每18-24个月集成度翻番、价格减半的发展趋势，这为集成电路的大范围、多层次应用奠定了基础。尤其在消费类产品领域，这种发展趋势尤为明显，各种数码类产品的普及就是很好的说明。 同时，这种快速发展也造成了电子系统电磁兼容性问题的日益突出，更高的集成度和使用密度，是片内和片外耦合的发生几率大大提高。在电子产品和电子系统中，通常集成电路是最根本的骚扰信号源，它把直流供电转换成高频的电流、电压，造成了无意发射和耦合。而当其输入或供电受到干扰时，误动作的可能性将大大增加，甚至造成硬件损坏。 这种情况下，如何衡量集成电路电磁兼容性的问题日渐凸显起来。这种衡量方法，或者称作新的测试标准和测试方法，将作用于集成电路的设计、生产、质量控制、采购乃至应用调试等诸多方面，成为整个集成电路相关产业的关注焦点。
标准产生的背景 早在1965年美国军方已就核爆电磁场对导弹发射中心设备的影响做出了分析研究，并开发了专门的SPECTRE软件，用于模拟核辐射对电气电子元件的作用。在随后的二十多年中，各种仿真模型、测试方法和统计结果不断涌现，在集成电路电磁兼容领域积累了大量的理论基础和可供分析比较的实测数据。 其中主要测试方法包括： ?北美的汽车工程协会（SAE）建议的使用TEM小室测量集成电路的辐射发射 ?SAE提出的磁场探头和电场探头表面扫描测量集成电路的辐射发射 ?荷兰某公司建议的使用工作台法拉第笼（WBFC）进行集成电路传导发射测量 ?德国标准化组织VDE建议的使用1?电阻进行地回路传导电流测量 ?日本的研究人员建议的使用磁场探头进行传导发射测量 ?Lubineau和Fiori等人对抗扰度测试方法和试验结果的研究等等 1997年10月，国际电工委员会（IEC）第47A技术分委会下属第九工作组（WG9）成立，专门负责对各种已建议的测试方法进行分析，最终出版了针对EMI 和EMS的工具箱式的测试方法集合——IEC61967系列和IEC62132系列标准，标准IEC62215也已出版，与IEC62132互补，更加全面地考虑到了集成电路遭受电磁干扰时的情形。
摘要 本次设计针对测试集成电路的开短路。作品设计以AT89S52,两个CD4051，一个待测芯片MC34063为主，用AT89S52来控制CD4051输入引脚从而使得输出其中一个引脚，此引脚用来连接被侧的其中一个引脚。34063芯片测试仪基本功能是集成电路的开短路测试、基准电压测试、集成电路等级评定；自动分装时能够与机械手系统通信；用数码显示基准电压和集成电路等级评定结果。在评定集成电路等级时，第一种测试仪只需分辨合格与不合格。 芯片的测试分两次。在芯片制造完成后必须对圆片上的芯片（小片）进行测试。测试后进行切割。测试合格的芯片才能进行封装。封装完成后的芯片还要进行第二次测试。当已经封装的芯片被测出故障，厂商应当拆掉封装进行测试，找出故障原因。这时候的故障可能是由于焊接等过程中的静电等原因造成的。 关键词：一片AT89S52；两片CD4051；一片MC34063
目录 一、选题意义 (2) 二、原理分析 (2) 三、总体设计 (3) 四、详细设计 (3) 1、硬件设计 (3) （1）恒电流电路设计 （2）判决电路设计 （3）控制电路设计 （4）选通电路设计 2、软件设计 (5) 五、系统实现 (8) 1、硬件原理图 六、测试 (9) 七、总结 (9) 八、参考文献 (10)
集成电路开短路测试 一．选题的意义 对集成电路厂家来说，开短路测试(open short test)是集成电路生产商必须具备的一项关键技术，关系到企业的生存；对消费者使用者来说，开短路测试关系到一个项目的生产效率，在很大程度上决定着工作的质量。 二．原理分析 集成电路开短路测试分为开路测试(open short to VDD)和短路测试(open short to VSS)。 一般来说，芯片的每个引脚都有泄放或保护电路是两个首尾相连的二极管，一端接VDD ，一端接VSS ，信号是从两个二极管的接点进来测试时测试时,先把芯片的VDD 引脚接0伏(或接地),再给每个芯片引脚供给一个100uA 到500uA 从测试机到芯片的电流,电流会经上端二极管流向VDD （0伏），然后测引脚的电压,正常的值应该是一个二极管的偏差电压0.7伏左右,我们一般设上限为1.5伏，下限为0.2伏,大于 1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VDD 测试. open_short_to_VSS 测试的原理基本相同.同样把先VDD 接0伏，然后再给一个芯片到测试的电流,电流由VSS 经下端二级管流向测试机.然后测引脚的电压,同样正常的值应该是一个二极管的偏差电压0.7伏左右,只是电压方向相反,上限还是为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VSS 测试. 三．总体设计 四．详细设计 (一)硬件设计 1. 恒电流电路设计 恒流源电路 判决电路 选通电路 控制电路
第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释
集成电路测试原理及方法简介 院系：电气工程及自动化学院姓名： 学号： 指导教师： 设计时间：
摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法
目录 一、引言.................................................................................................... 错误！未指定书签。 二、集成电路测试重要性........................................................................ 错误！未指定书签。 三、集成电路测试分类............................................................................ 错误！未指定书签。 四、集成电路测试原理和方法................................................................ 错误！未指定书签。 4.1.数字器件的逻辑功能测试 ..................................................................... 错误！未指定书签。 4.1.1测试周期及输入数据............................................................................ 错误！未指定书签。 4.1.2输出数据................................................................................................ 错误！未指定书签。 4.2 集成电路生产测试的流程 ..................................................................... 错误！未指定书签。 五、集成电路自动测试面临的挑战........................................................ 错误！未指定书签。参考文献.................................................................................................... 错误！未指定书签。
集成电路短路/击穿测试 [节选自2020版《ZD4040-N测试仪操作手册》第5章_短路/击穿测试项] 测试IC管脚对地短路和相互间短路问题，除ZD4040-N测试仪能够对器件库中数字IC做自身连接测试外，对任何IC普遍适用的方法是：VI曲线交叉测试。（VI曲线交叉测试，国外产品称：VI曲线矩阵测试。） VI曲线交叉测试项有很多优势，但在用作处理IC管脚对地短路和相互间短路问题时，却存在测试过程耗时长，动辄提取上千条VI曲线。测试结果不量化，需要经过人为主观判断等明显缺点。 ZD4040-N测试仪的集成电路短路/击穿测试项，可快速/直接/量化测试IC管脚之间的短路/击穿问题，对任何IC（数字/模拟/模数混合/各种封装形式等）都适用。尤其对IC管脚的软击穿问题，直接给出量化结果。同时支持通道测试，适合于电路板整板测试。 测试方式：能够采用各种规格的IC测试夹、IC离线测试板/盒（IC插座）、测试排缆和自制测试信号线以及测试工装等。 测试实例1_集成电路短路/击穿测试： 以对40管脚D8255AC接口IC短路/击穿测试为例。 从测试仪接地端子（COM端）引线接到被测电路板地线上。采用40管脚DIP测试夹夹取器件。输入管脚数“40”，按“开始检测”按钮（图1）。 图1 结果说明：D8255AC管脚7对地短路。这是正常的，管脚7是D8255AC的接地脚。管脚26/27之间≦1Ω，出现短路。这是严重故障，因为管脚26是D8255AC的电源管脚，不允许和管脚27短路。 如果ZD4040-N测试仪对这个D8255AC采用VI曲线交叉测试，全数交叉测试提取40×40=1600条VI曲线。测试完毕，会显示40组/80屏（20线/屏）共计1600条VI曲线，分别是以管脚1,管脚2,管脚3,管脚4...管脚40作为测试参考点。查看VI曲线的工作量大，整个过程耗时长。测试结果不量化，主观判断因素多。和集成电路短路/击穿测试项相比，劣势明显。 测试实例2_测试通道短路/击穿测试： 以对电路板上40个结点短路/击穿测试为例。 采用40根自制测试信号线从测试仪电缆插座中引出。分布在电路板的40个结点上。不同于采用集成器件方式输入IC管脚数后，系统能够自动排序管脚号。当采用测试通道方式
开短路测试原理及若干问题的探讨 赵鹏飞 2011年10月 目录 1开短路测试的原理 (2) 1.1数字电路单个引脚的抽象模型 (2) 1.2电源及输入引脚开短路测试 (3) 1.2.1正常情况 (3) 1.2.2开路情况 (4) 1.2.3短路情况 (5) 1.3GND及输出引脚开短路测试 (5) 1.3.1正常情况 (5) 1.3.2开路情况 (6) 1.3.3短路情况 (6) 1.4本节小结 (7) 2多引脚内联条件下的开短路测试 (7) 2.1多引脚内联条件下开短路测试的传统方法 (7) 2.1.1测试原理 (7) 2.1.2系统漏洞 (9) 2.2多引脚内联条件下开短路测试方法的进一步探讨 (10) 2.2.1延长线断路情况下的开短路测试 (10) 2.2.2公共线断路情况下的开短路测试 (11) 2.2.3分支线断路情况下的开短路测试 (11) 2.3多引脚内联条件下开短路测试方案完善 (12) 2.3.1开路状态的矩阵分析 (12) 2.3.2开路状态下的I-U曲线 (15) 2.3.3关于激励电流取值范围的探讨 (17) 2.4本节小结 (18) 3测试板继电器烧死问题解决新方案 (18) 3.1测试板继电器烧死导致的后果 (18) 3.2导致继电器烧死的主要原因 (18) 3.3用晶体管替换继电器的理论依据 (18) 3.4实现晶体管替换继电器的若干条件 (18) 3.5本节小结 (18)
开短路测试原理及若干问题的探讨 1 开短路测试的原理 1.1数字电路单个引脚的抽象模型 不论是简单的逻辑门电路，还是结构复杂的运算控制单元甚至单片机，其内部除了极少数的特殊器件之外，有90%以上的结构全是P/N结。 而对于任何一个集成电路的任何一个功能引脚来说，其功能无非就是能够输入人们所期望的电信号或者输出人们所期望的电信号。不论是输入还是输出，电路内部必会形成一个电流通路。 基于以上两个原因，我们就有理由提出一个能够应用于绝大多数集成电路的引脚内部结构抽象模型如图-1。 1N1204C 1N1204C A B 图-1 图-1中的图A为电源及输入引脚的抽象模型，图B为输出及GND的抽象模型，就是将电路的一个引脚抽象为一个P/N结与一个电阻的串联的综合体。 接着，我们搭建如图-2所示电路：
一种集成电路开短路测试方案详解 集成电路开短路测试分为开路测试（open short to VDD）和短路测试（open short to VSS）。 一般来说，芯片的每个引脚都有泄放或保护电路是两个首尾相连的二极管，一端接VDD，一端接VSS，信号是从两个二极管的接点进来测试时测试时，先把芯片的VDD引脚接0伏（或接地），再给每个芯片引脚供给一个100uA到500uA从测试机到芯片的电流，电流会经上端二极管流向VDD（0伏），然后测引脚的电压，正常的值应该是一个二极管的偏差电压0.7伏左右，我们一般设上限为1.5伏，下限为0.2伏，大于1.5伏判断为openfail，小于0.2伏判断为shortfail.这就是open_short_to_VDD测试。 open_short_to_VSS测试的原理基本相同。同样把先VDD接0伏，然后再给一个芯片到测试的电流，电流由VSS经下端二级管流向测试机。然后测引脚的电压，同样正常的值应该是一个二极管的偏差电压0.7伏左右，只是电压方向相反，上限还是为1.5伏，下限为0.2伏，大于1.5伏判断为openfail，小于0.2伏判断为shortfail.这就是open_short_to_VSS 测试。 总体设计（一）硬件设计 1. 恒电流电路设计 5V电压源通过电路产生2.5V电压，供电流源使用。电流源是通过Q1和Q2两个PNP管基极共联以及三个电阻按右上图所示连接而成，该电流源主要用于提供100mA到500mA 的电流用于测试输入，其中C4电容主要是在瞬间断电起到缓冲作用 2. 判决电路设计 比较电路上端接2.5V，通过电阻的分压作用在芯片LM358AM的2号引脚产生1.5V的电压，在5号引脚产生0.2V的电压；将3和6号引脚电位与他们比较，以此来选通二极管D1或D2，当3和6号引脚电位高于1.5V或低于0.2V时二极管其中一个导通，介于两电位之间时两个二极管全部截止，其中3和6号引脚电位等于所U3选通引脚电位。 3. 控制电路设计
一）常用的检测方法 集成电路常用的检测方法有在线测量法、非在线测量法和代换法。 1、非在线测量：非在线测量潮在集成电路未焊入电路时，通过测量其各引脚之间的直流电阻值与已知正常同型号集成电路各引脚之间的直流电阻值进行对比，以确定其是否正常。 2、在线测量：在线测量法是利用电压测量法、电阻测量法及电流测量法等，通过在电路上测量集成电路的各引脚电压值、电阻值和电流值是否正常，来判断该集成电路是否损坏。 3、代换法：代换法是用已知完好的同型号、同规格集成电路来代换被测集成电路，可以判断出该集成电路是否损坏。 （二）常用集成电路的检测 1、微处理器集成电路的检测：微处理器集成电路的关键测试引脚是VDD电源端、RESET 复位端、XIN晶振信号输入端、XOUT晶振信号输出端及其他各线输入、输出端。 在路测量这些关键脚对地的电阻值和电压值，看是否与正常值（可从产品电路图或有关维修资料中查出）相同。 不同型号微处理器的RESET复位电压也不相同，有的是低电平复位，即在开机瞬间为低电平，复位后维持高电平;有的是高电平复位，即在开关瞬间为高电平，复位后维持低电平。 2、开关电源集成电路的检测：开关电源集成电路的关键脚电压是电源端（VCC）、激励脉冲输出端、电压检测输入端、电流检测输入端。测量各引脚对地的电压值和电阻值，若与正常值相差较大，在其外围元器件正常的情况下，可以确定是该集成电路已损坏。内置大功率开关管的厚膜集成电路，还可通过测量开关管C、B、E极之间的正、反向电阻值，来判断开关管是否正常。 3．音频功放集成电路的检测：检查音频功放集成电路时，应先检测其电源端（正电源端和负电源端）、音频输入端、音频输出端及反馈端对地的电压值和电阻值。若测得各引脚的数据值与正常值相差较大，其外围元件与正常，则是该集成电路内部损坏。 对引起无声故障的音频功放集成电路，测量其电源电压正常时，可用信号干扰法来检查。测量时，万用表应置于R×1档，将红表笔接地，用黑表笔点触音频输入端，正常时扬声器中应有较强的“喀喀”声。 4、运算放大器集成电路的检测：用万用表直流电压档，测量运算放大器输出端与负电源端之间的电压值（在静态时电压值较高）。用手持金属镊子依次点触运算放大器的两个输入端（加入干扰信号），若万用表表针有较大幅度的摆动，则说明该运算放大器完好;若万用表表针不动，则说明运算放大器已损坏。 5、时基集成电路的检测：时基集成电路内含数字电路和模拟电路，用万用表很难直接测出其好坏。可以用如图9-13所示的测试电路来检测时基集成电路的好坏。测试电路由阻容元件、发光二极管LED、6V直流电源、电源开关S和8脚IC插座组成。将时基集成电路（例如NE555）插信IC插座后，按下电源开关S，若被测时基集成电路正常，则发光二极管LED将闪烁发光;若LED不亮或一直亮，则说明被测时基集成电路性能不良。
第二章.半导体测试基础（3）——测试系统 三．测试系统 测试系统称为ATE，由电子电路和机械硬件组成，是由同一个主控制器指挥下的电源、计量仪器、信号发生器、模式（pattern）生成器和其他硬件项目的集合体，用于模仿被测器件将会在应用中体验到的操作条件，以发现不合格的产品。 测试系统硬件由运行一组指令（测试程序）的计算机控制，在测试时提供合适的电压、电流、时序和功能状态给DUT并监测DUT的响应，对比每次测试的结果和预先设定的界限，做出pass或fail的判断。 测试系统的内脏 图2-1显示所有数字测试系统都含有的基本模块，虽然很多新的测试系统包含了更多的硬件，但这作为起点，我们还是拿它来介绍。 “CPU”是系统的控制中心，这里的CPU不同于电脑中的中央处理器，它由控制测试系统的计算机及数据输入输出通道组成。许多新的测试系统提供一个网络接口用以传输测试数据；计算机硬盘和Memory用来存储本地数据；显示器及键盘提供了测试操作员和系统的接口。 图2-1.通用测试系统内部结构
DC子系统包含有DPS（Device Power Supplies，器件供电单元）、RVS （Reference Voltage Supplies，参考电压源）、PMU（Precision Measurement Unit，精密测量单元）。DPS为被测器件的电源管脚提供电压和电流；RVS 为系统内部管脚测试单元的驱动和比较电路提供逻辑0和逻辑1电平提供参考电压，这些电压设置包括：VIL、VIH、VOL和VOH。性能稍逊的或者老一点的测试系统只有有限的RVS，因而同一时间测试程序只能提供少量的输入和输出电平。这里先提及一个概念，“tester pin”，也叫做“tester channel”，它是一种探针，和Loadboard背面的Pad接触为被测器件的管脚提供信号。 当测试机的pins共享某一资源，比如RVS，则此资源称为“Shared Resource”。 一些测试系统称拥有“per pin”的结构，就是说它们可以为每一个pin独立地设置输入及输出信号的电平和时序。 DC子系统还包含PMU（精密测量单元，Precision Measurement Unit）电路以进行精确的DC参数测试，一些系统的PMU也是per pin结构，安装在测试头（Test Head）中。（PMU我们将在后面进行单独的讲解）每个测试系统都有高速的存储器——称为“pattern memory”或“vector memory”——去存储测试向量（vector或pattern）。Test pattern（注：本人驽钝，一直不知道这个pattern的准确翻译，很多译者将其直译为“模式”，我认为有点欠妥，实际上它就是一个二维的真值表；将“test pattern”翻译成“测试向量”吧，那“vector”又如何区别？呵呵，还想听听大家意见）描绘了器件设计所期望的一系列逻辑功能的输入输出的状态，测试系统从pattern memory中读取输入信号或者叫驱动信号（Drive）的pattern状态，通过tester pin输送给待测器件的相应管脚；再从器件输出管脚读取相应信号的状态，与pattern中相应的输出信号或者叫期望（Expect）信号进行比较。进行功能测试时，pattern为待测器件提供激励并监测器件的输出，如果器件输入与期望不相符，则一个功能失效产生了。有两种类型的测试向量——并行向量和扫描向量，大多数测试系统都支持以上两种向量。 Timing分区存储有功能测试需要用到的格式、掩盖（mask）和时序设置等数据和信息，信号格式（波形）和时间沿标识定义了输入信号的格式和对输出信号进行采样的时间点。Timing分区从pattern memory那里接收激励状态（“0”或者“1”），结合时序及信号格式等信息，生成格式化的数据送给电路的驱动部分，进而输送给待测器件。 Special Tester Options部分包含一些可配置的特殊功能，如向量生成器、存储器测试，或者模拟电路测试所需要的特殊的硬件结构。 The Systen Clocks为测试系统提供同步的时钟信号，这些信号通常运行在比功能测试要高得多的频率范围；这部分还包括许多测试系统都包含的时钟校验电路。 其他的小模块这里不再赘述，大家基本上可以望文生义，呵呵。 第二章.半导体测试基础（4）——PMU 四．PMU PMU（Precision Measurement Unit，精密测量单元）用于精确的DC参数测量，它能驱动电流进入器件而去量测电压或者为器件加上电压而去量测产生的电流。PMU的数量跟测试机的等级有关，低端的测试机往往只有一个PMU，同过共享的方式被测试通道（test channel）逐次使用；中端的则有一组PMU，通常